邊練邊學(xué)快速入門verilog vhdl第3章數(shù)字電路基礎(chǔ)

第1節(jié)0和1——世界由此開是以0和1的符號來、傳輸和處理的……01PC機(jī)，別的不說，其形式皆是0和1（即以數(shù)字的形式在硬盤中。空說無憑，咱就隨便抓個(gè)簡單的如圖3.1所示，我們隨便在電腦桌面的空白處點(diǎn)擊右鍵，然后選擇新建一個(gè)文本文檔。我們修改這個(gè)文本文檔的名字為“TEST”，接著打開文檔，在其中輸入ASCII“”，如圖3.2所示。需要事先提醒大家的是每個(gè)ASCII碼的實(shí)際都有8位的數(shù)字與其對應(yīng)，也就是說，我們看到的ASCII碼是一種形式，而它實(shí)際在硬盤中又是另一種形式（即8 3.13.2 的呢？很簡單，我們可以找個(gè)小工具，叫做Winhex，使用該工具可以查看咱們硬盤中所有3.3Winhex 3.4所示，目前我們所能接觸到的各種設(shè)備，大都需號，經(jīng)過AD轉(zhuǎn)換處理后量化為數(shù)字信號，這些數(shù)字信號端被，如果是自成系統(tǒng)的設(shè)備，通常直接就在本地處理后經(jīng)過DA轉(zhuǎn)換以特定的模擬設(shè)備的形式表現(xiàn)出來?，F(xiàn)原有設(shè)備的某些特性。而如果本地系統(tǒng)沒有強(qiáng)大的CPU支持?jǐn)?shù)據(jù)的處理，而只是負(fù)責(zé)采 3.4記得著名的制造商 總是遇到僅有的30張拍完了的尷尬。沒錯(cuò)，那個(gè)模擬時(shí)代，伴隨相機(jī)快門的每次咔嚓聲總是有一張黑不溜秋的底片被消耗，拿著這張底片去相館洗出來的紙質(zhì)恐怕是我們照相的唯一樂趣了。但是，看看今天的數(shù)碼相機(jī)，能干的事情就太多太多了，也沒必要再可以說就是數(shù)字給人類科技帶來的性進(jìn)步的一個(gè)。5V/3.3V/2.5V/1.8V/1.2V等等，但是從基本原理上01，他們的最基本邏輯運(yùn)算是通過非門、與門和或門來實(shí)現(xiàn)的。非門的符號和真值3.5xzxx=0z=1，反之，輸入x=1則z=0。 z=3.50011x0011y0101x0011y0101z00013.6x0011y0101z0111x0011y0101z0111z=x|3.7x001x0011y0101z1110z=~(x&x0011x0011y0101z1000z=~(x|x0011x0011y0101z0110z=x^3.10x0011y0101x0011y0101z10013.11做簡單的邏輯關(guān)系處理？非也，數(shù)字電路中的邏輯門其實(shí)就如同數(shù)算中的1+1=2 2-1=1這樣簡單卻又非常基礎(chǔ)的關(guān)系。數(shù)字電路的邏輯門說白了也是為數(shù)算服務(wù)的，人13.12所示，xyz，c。我們觀察其真值表發(fā)現(xiàn)：z=x^y，c=x&y。果然，1x0011y0101z0110c00013.121若是再深入，2位、3位甚至位的加法運(yùn)算，對于每個(gè)位的結(jié)果和進(jìn)位，都可以仿照1位加法器的方式來實(shí)現(xiàn)。由此可見，邏輯門還真是那么回事。3.13所示，這時(shí)將輸入信號D的值鎖存到輸出信號q。f1D

f2Dq000111----101110----↓00111----↑01110----0↑010101011↑10101010↑10101----↓11011----0↓0111----1↓1110----保持不變。在實(shí)際電路中，時(shí)鐘信號clk源源不斷的有標(biāo)準(zhǔn)的輸入，每個(gè)時(shí)鐘信號clkDDqD觸發(fā)器就是我們3.14Dset信qf2D3.14D3.15所示，通常我們可以用一個(gè)簡化的模型符號來表示帶有異步置位和復(fù)位功能D觸發(fā)器，通常我們也可以直接稱它為寄存器?？蓜e小瞧了它，在后面的應(yīng)3.15D y y 3.16z1xy發(fā)生變化并滿足邏輯變化條件時(shí)立刻發(fā)生變化，當(dāng)然了，clkz2才會(huì)發(fā)生變化。這里有一個(gè)細(xì)節(jié)大家也需要注意， xy3.17FPGA/CPLD器件之間又是怎樣3.17FPGA/CPLDFPGA/CPLD器件有多少門。因此，很多FPGA/CPLD器件里面就是一大堆與門、或門、非門，設(shè)計(jì)者寫好代碼實(shí)現(xiàn)FPGA/CPLD里面的各種不同門之間的相互連接。實(shí)際情況還真不是這么簡單，F(xiàn)PGA/CPLDFPGA/CPLD器件內(nèi)部到底以怎樣的方式來實(shí)現(xiàn)我們需要的邏輯電路呢？下面我們就通過剖析MAXIICPLD器MAXII2章是專門談?wù)撈骷Y(jié)構(gòu)（Architecture）的。為了幫助大MAXII3.18所示。器件當(dāng)中最多的就是邏輯陣LABsLEs，LEsMAXIIal的器件中非常具有典型性，alFPGA密特觸發(fā)、上拉電阻和各種電平標(biāo)準(zhǔn)。I/O2GCLK管腳可用作全局時(shí) 2GCLK輸 2GCLK輸 3.18MAXII在器件的左下角，有一個(gè)MAXII器件特有的CFM塊（configurationflashmemory）和UFM塊（userflashmemory其實(shí) 用戶無需再像一般的FPGA一樣專門給這款器件一個(gè)用于配置數(shù)據(jù)流的非易失器了。UFM塊則是供用戶使用的flash區(qū)，關(guān)于這片區(qū)的應(yīng)用在本書的實(shí)例部分會(huì)3.18的結(jié)構(gòu)圖中沒有示意出各個(gè)功能塊之間的相互連接關(guān)系，但是大家可以想LABs之間會(huì)有可編程的互連線、LABsLEs內(nèi)部之間也會(huì)有可編程的互連線、I/O塊與LABs之間、LABs與UFM之間都有著靈活可編程的互連線。LEs3.19所示，這是MAXII的器件手冊，簡單的來看，有幾樣的東西是必須知道的。3.19LEs在圖3.19右上的Progr bleRegister想必大家一定很眼熟，沒有錯(cuò)，它正是我們在前文大書特書的寄存器，這可是實(shí)實(shí)在在存在著的，它的功能也大體和前面介紹的D觸發(fā)table，LUT有一些諸如進(jìn)位鏈（Carrychain）是用來協(xié)助實(shí)現(xiàn)運(yùn)算功能的，各種布線（routing）連接 bleMAXIILEs（NormalMode）或動(dòng)態(tài)算術(shù)模式（DynamicArithmeticMode）LEs資源況下一般是正常模式來實(shí)現(xiàn)，而到底用哪種模式來實(shí)現(xiàn)也不用設(shè)計(jì)者操心，QuartusII軟件結(jié)構(gòu)，相比于完整的LEs結(jié)構(gòu)，少了好多功能塊。3.20moduleinputclk;moduleinputclk;inputoutputregalwaysalways@(posedgeclkornegedgerst_n)if(!rst_n)dout<=1'b0;elsedout<=(ain&bin)|ain、bincin，復(fù)位信在撤銷復(fù)位（rst_n