EDA實驗報告向量乘法器(五篇)

本文格式為Word版，下載可任意編輯——EDA實驗報告向量乘法器(五篇)報告，漢語詞語，公文的一種格式，是指對上級有所陳請或匯報時所作的口頭或書面的陳述。怎樣寫報告才更能起到其作用呢？報告應(yīng)當怎么制定呢？下面是我給大家?guī)淼膱蟾娴姆段哪０?，希望能夠幫到你?

EDA試驗報告向量乘法器篇二

試驗一：

quartusii軟件使用及組合電路設(shè)計仿真

試驗?zāi)康模?/p>

學(xué)習(xí)quartusii軟件的使用，把握軟件工程的建立，vhdl源文件的設(shè)計和波形仿真等基本內(nèi)容。

試驗內(nèi)容：

1.四選一多路選擇器的設(shè)計基本功能及原理：

選擇器常用于信號的切換，四選一選擇器常用于信號的切換，四選一選擇器可以用于4路信號的切換。四選一選擇器有四個輸入端a,b,c,d，兩個信號選擇端s(0)和s(1)及一個信號輸出端y。當s輸入不同的選擇信號時，就可以使a,b,c,d中某一個相應(yīng)的輸入信號與輸出y端接通。

規(guī)律符號如下：

程序設(shè)計：

軟件編譯：

在編輯器中輸入并保存了以上四選一選擇器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關(guān)文件。仿真分析：

仿真結(jié)果如下圖所示

分析：

由仿真圖可以得到以下結(jié)論：

當s=0(00)時y=a;當s=1(01)時y=b；當s=2(10)時y=c；當s=3(11)時y=d。符合我們最開始設(shè)想的功能設(shè)計，這說明源程序正確。2.七段譯碼器程序設(shè)計基本功能及原理：

七段譯碼器是用來顯示數(shù)字的，7段數(shù)碼是純組合電路，尋常的小規(guī)模專用ic，如74或4000系列的器件只能作十進制bcd碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數(shù)的譯碼顯示，最便利的方法就是利用vhdl譯碼程序在fpga或cpld中實現(xiàn)。本項試驗很簡單實現(xiàn)這一目的。輸出信號的7位分別接到數(shù)碼管的7個段，本試驗中用的數(shù)碼管為共陽極的，接有低電平的段發(fā)亮。數(shù)碼管的圖形如下

七段譯碼器的規(guī)律符號：

程序設(shè)計：

軟件編譯：

在編輯器中輸入并保存了以上七段譯碼器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關(guān)文件

。仿真分析：

仿真結(jié)果如下圖所示:

分析:由仿真的結(jié)果可以得到以下結(jié)論：

當a=0(0000)時led7=1000000此時數(shù)碼管顯示0；當a=1(0001)時led7=1111001此時數(shù)碼管顯示1；當a=2(0010)時led7=0100100此時數(shù)碼管顯示2；當a=3(0011)時led7=0110000此時數(shù)碼管顯示3；當a=4(0100)時led7=0011001此時數(shù)碼管顯示4；當a=5(0101)時led7=0010010此時數(shù)碼管顯示5；當a=6(0110)時led7=0000010此時數(shù)碼管顯示6；當a=7(0111)時led7=1111000此時數(shù)碼管顯示7；當a=8(1000)時led7=0000000此時數(shù)碼管顯示8；當a=9(1001)時led7=0010000此時數(shù)碼管顯示9；當a=10(1010)時led7=0001000此時數(shù)碼管顯示a；當a=11(1011)時led7=0000011此時數(shù)碼管顯示b；當a=12(1100)時led7=1000110此時數(shù)碼管顯示c；當a=13(1101)時led7=0100001此時數(shù)碼管顯示d；當a=14(1110)時led7=0000110此時數(shù)碼管顯示e；當a=15(1111)時led7=0001110此時數(shù)碼管顯示f；

這完全符合我們最開始的功能設(shè)計，所以可以說明源vhdl程序是正確的。

試驗心得：

通過這次試驗，我基本把握了quartusii軟件的使用，也把握了軟件工程的建立，vhdl源文件的設(shè)計和波形仿真等基本內(nèi)容。在試驗中，我發(fā)現(xiàn)eda這門課十分好玩兒，從一個器件的功能設(shè)計到程序設(shè)計，再到編譯成功，最終得到仿真的結(jié)果，這其中的每一步都需要認真分析，一遍又一遍的編譯，修改。當然，中間出現(xiàn)過錯誤，但我依舊不放棄，一點一點的修改，驗證，最終終究出現(xiàn)了正確的仿真結(jié)果，雖然有一些毛刺，但是總的來說，不影響整體的結(jié)果。

試驗二：計數(shù)器設(shè)計與顯示

試驗?zāi)康模?/p>

（1）熟悉利用quartusii中的原理圖輸入法設(shè)計組合電路，把握層次化的設(shè)計方法；

（2）學(xué)習(xí)計數(shù)器設(shè)計，多層次設(shè)計方法和總線數(shù)據(jù)輸入方式的

仿真，并進行電路板下載演示驗證。試驗內(nèi)容:

1.完成計數(shù)器設(shè)計

基本功能及原理：

本試驗要設(shè)計一個含有異步清零和計數(shù)使能的4位二進制加減可控計數(shù)器，即有一個清零端和使能端，當清零端為1時異步清零，即所有輸出值都為0，當使能端為0時，計數(shù)器中止工作，當使能端為1時，正常工作，由時鐘控制。另外，還應(yīng)當有一個控制端，當控制端為0時，進行減法運算，當控制端為1時，進行加法運算。輸出端有輸出值和進位端，當進行加法運算時，輸出值遞增，當減法運算時，輸出值遞減，同時進位端進行相應(yīng)的變化。

4位二進制加減計數(shù)器的規(guī)律符號：

程序設(shè)計：

軟件編譯：

在編輯器中輸入并保存了以上4位二進制加減計數(shù)器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關(guān)文件。仿真分析：仿真結(jié)果如下:

分析：

由仿真圖可以得到以下結(jié)論：

當enable端為0時，所有數(shù)值都為0，當enable端為1時，計數(shù)器正常工作；當reset端為1時，異步清零，所有輸出數(shù)值為0，當reset端為0時，正常工作；當updown端為0時，進行減法運算，當updown為1時，進行加法運算；另外，當程序進行減法運算時，出現(xiàn)借位時，co為1，其余為0，當進行加法運算時，出現(xiàn)進位時，co為1，其余為0。圖中所有的功能與我們設(shè)計的完全一樣，所以說明源程序正確。2.50m分頻器的設(shè)計

基本功能及原理：

50m分頻器的作用主要是控制后面的數(shù)碼管顯示的快慢。即一個模為50m的計數(shù)器，由時鐘控制，分頻器所有的端口基本和上述4位二進制加減計數(shù)器的端口一樣，原理也基本一致。分頻器的進位端（co）用來控制加減計數(shù)器的時鐘，將兩個器件連接起來。50m分頻器的規(guī)律符號如下：

程序設(shè)計：

軟件編譯：

在編輯器中輸入并保存了以上50m分頻器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關(guān)文件。仿真分析：結(jié)果如下：

上圖為仿真圖的一部分，由于整個圖太大，所以顯示一部分即可，其余部分如圖以上圖規(guī)律一直遞增，直到50m為止，然后再重復(fù)，如此循環(huán)。

上圖是部分輸出的顯示，由于整個圖太大，所以只顯示部分，其余部分如圖遞增。

分析：

由仿真圖可以看出，當reset為0，enable為1時（由于本試驗中計數(shù)器的模值太大，為了盡可能多的觀測出圖形，可讓reset一直為0，enable一直為1，即一直正常工作），輸出值由0一直遞增到50m，構(gòu)成一個加法計數(shù)器，與我們設(shè)計的功能一致。3.七段譯碼器程序設(shè)計

基本功能及原理：

七段譯碼器是用來顯示數(shù)字的，7段數(shù)碼是純組合電路，尋常的小規(guī)模專用ic，如74或4000系列的器件只能作十進制bcd碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數(shù)的譯碼顯示，最便利的方法就是利用vhdl譯碼程序在fpga或cpld中實現(xiàn)。本項試驗很簡單實現(xiàn)這一目的。輸出信號的7位分別接到數(shù)碼管的7個段，本試驗中用的數(shù)碼管為共陽極的，接有低電平的段發(fā)亮。

七段譯碼器的規(guī)律符號：

程序設(shè)計：

軟件編譯：

在編輯器中輸入并保存了以上七段譯碼器的vhdl源程序后就可以對它進行編譯了，編譯的最終目的是為了生成可以進行仿真、定時分析及下載到可編程器件的相關(guān)文件。仿真分析：

仿真結(jié)果如下圖所示:

分析：具體分析與試驗一中七段譯碼器的分析一致，在此不再贅述。計數(shù)器和譯碼器連接電路的頂層文件原理圖：

原理圖連接好之后就可以進行引腳的鎖定，然后將整個程序下載到已經(jīng)安裝好的電路板上，即可進行仿真演示。

試驗心得：

經(jīng)過本次試驗，我學(xué)到了好多。首先，我加強了對quartusii軟件的把握；其次，我把握了電路圖的頂層文件原理圖的連接，學(xué)會了如何把自己設(shè)計的程序正確的轉(zhuǎn)化為器件，然后正確的連接起來，形成一個整體的功能器件；最終，我學(xué)會了如何安裝以及如何正確的把完整的程序下載到電路板上，并進行演示驗證。

試驗三：大作業(yè)設(shè)計

（循環(huán)彩燈控制器）

試驗?zāi)康模?/p>

綜合應(yīng)用數(shù)字電路的各種設(shè)計方法，完成一個較為繁雜的電路設(shè)計。試驗內(nèi)容：

流水燈（循環(huán)彩燈）的設(shè)計設(shè)計任務(wù)：

設(shè)計一個循環(huán)彩燈控制器，該控制器可控制10個發(fā)光二極管循環(huán)點亮，間隔點亮或者閃爍等花型。要求至少三種以上花型，并用按鍵控制花型之間的轉(zhuǎn)換，用數(shù)碼管顯示花型的序號?；驹恚?/p>

該控制器由兩部分組成，一部分是一個50m的分頻器，其主要用來控制花色變化的快慢；另一部分是一個彩燈控制器，該彩燈控制器可由兩個開關(guān)控制花型的序號，10個輸出分別控制10個發(fā)光二極管的亮暗，當輸出為1時，該發(fā)光二極管亮，輸出為0時，該二極管滅。將分頻器的co端用來控制彩燈控制器的時鐘，將兩個器件連接起來。1.分頻器的設(shè)計

50m分頻器與試驗二中的分頻器一樣，這里不再贅述。2.彩燈控制器的設(shè)計基本原理：

該彩燈控制器由時鐘控制，reset異步清零，enable當做使能端，由兩個開關(guān)do(0-1)來控制選擇不同的花型，10個輸出端lig(0-9)來控制10個led燈的亮滅。由于用了兩個開關(guān)來控制花型，所以一共有4種花色。

彩燈控制器的規(guī)律符號：

程序設(shè)計：

3.七段譯碼器的設(shè)計

七段譯碼器是用來顯示不同花型的序號的，其設(shè)計與試驗一中的設(shè)計一樣，這里不再贅述。循環(huán)彩燈控制器的原理圖：

仿真波形如下：第一種花型：

其次種花型：

第三種花型：

第四種花型：

仿真分析：

將以上仿真波形圖和源程序比較，我們可以看到，仿真出來的波形和我們設(shè)計的功能一致，這說明源vhdl程序是正確的。試驗心得：

本次試驗是在沒有老師指導(dǎo)的狀況下自己完成的，我在參考了網(wǎng)上的程序的狀況下，最終成功的設(shè)計并正確的演示出了循環(huán)彩燈的不同花型。通過本次試驗，我真正的體會到了dea這門課的樂趣，也發(fā)現(xiàn)它對我們的學(xué)習(xí)和生活帶來很大的便利。

EDA試驗報告向量乘法器篇三

eda課程試驗報告

移位相加8位硬件乘法器電路計

ou1

移位相加硬件乘法器設(shè)計

一．試驗?zāi)康?/p>

1、學(xué)習(xí)移位相加8位硬件乘法器電路設(shè)計；

2、學(xué)習(xí)應(yīng)用eda技術(shù)進行項目設(shè)計的能力

二．試驗原理

該乘法器是由8位加法器構(gòu)成的以時序方式設(shè)計的8位乘法器。其乘法原理是：乘法通過逐項移位相加原理來實現(xiàn)，從被乘數(shù)的最低位開始，若

為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。

試驗箱內(nèi)部結(jié)構(gòu)圖

：

三．試驗設(shè)備

1.安裝quartusii軟件的pc一臺；

2.試驗箱一個四．試驗步驟

1.輸入以下vhdl程序：

2.編譯程序，并連接試驗箱并下載3.在試驗箱上按以下要求進行設(shè)置：

①選擇模式1②clkk控制移位相加速度，接clock0=4hz③a[7..0]、b[7..0]輸入數(shù)據(jù)顯示于此4個數(shù)碼管上

④dout[15..0]接數(shù)碼管8/7/6/5，顯示16位乘積：pio31—pio16⑤接鍵8（pio49）：高電平清0，低電平計算允許

⑥a[7..0]接鍵2/1，輸入8位乘數(shù)pio7—pio0（模式1）⑦b[7..0]接鍵2/1，輸入8位被乘數(shù)pio7—pio0（模式1）

五．試驗結(jié)果

試驗程序編譯運行后rtl電路圖

ou1）2

（模式

試驗rtl電路

a[7..0]接鍵2/1，輸入8位乘數(shù)：a2（十六進制）b[7..0]接鍵4/3，輸入8位被乘數(shù)：33（十六進制）可得結(jié)果dout[15..0]：2046（十六進制）六：心得體會

通過電子設(shè)計的數(shù)字部分eda設(shè)計，我們把握了系統(tǒng)的數(shù)字電子設(shè)計的方法，也知道了試驗調(diào)試適配的具體操作方法。

通過試驗，進一步加深了對eda的了解，讓我對它有了濃重的興趣。但是在調(diào)試程序時，遇到了不少問題，編譯下載程序時，總是有錯誤，在細心的檢查下，終究找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終究舒了一口氣。

ou3

EDA試驗報告向量乘法器篇四

xx大學(xué)

university《eda技術(shù)》試驗報告

學(xué)

院：電子與信息工程學(xué)院

專

業(yè)：電子信息科學(xué)與技術(shù)

姓

名：

xxx

班

級：

xxx

學(xué)

號：

xxxxxxxxx

指導(dǎo)老師：

xxx

這是模板，僅供參考，做試驗報告的步驟都有，大家最好自己操練下，里面只有三個試驗的例子

max+plus試驗名稱：設(shè)計作業(yè)（試驗一）四選一多路選擇器

一、試驗?zāi)康模菏煜ax+plus軟件的操作及應(yīng)用

二、試驗步驟

1建立存儲工程的文件夾，如下：

2.開啟max+plusii軟件

3.建立工程

4.新建文本文件并以vhd格式保存（）

5.敲入mux21代碼使其生成四選一芯片

5.1點擊max+pulsii/compiler進行編譯

5.2點擊file/editsymbol即可對生成的四選一芯片進行編輯

6.建立電路圖文件并保存（注意保存的名字不能與文本名字一致）

然后在空白處點擊右鍵再點擊entersymbol,雙擊剛剛建立的芯片即可

接下來就構(gòu)建原理圖了

進行編譯后，假如要下載到開發(fā)板上的話還要選擇引腳

點擊此處拖到芯片的引腳即可

7.建立波形圖并保存

點擊node/enternodesfrom...這樣在波形圖中就把電路圖的輸入輸出引腳全部調(diào)進來了在里面選擇各個輸入引腳的的信號就行了

經(jīng)過編譯后再仿真(點擊max+plus/simulator)就可得到輸出的波形了max+plus設(shè)計作業(yè)（試驗二）試驗名稱：全加器的制作

一、試驗?zāi)康模菏炀毎盐誱ax+plus軟件的操作

二、試驗步驟

1.組成部件半加器源代碼libraryieee;use;use;use;entityh_addrisport(a,b:instd_logic;co,so:outstd_logic);endh_addr;architectureaofh_addrisbeginso=axorb;co=aandb;enda;2全加器電路原理圖如下圖一所示：

圖一時序仿真圖形

max+plus設(shè)計作業(yè)（試驗三）試驗名稱：矩陣鍵盤的制作

一、試驗?zāi)康模菏煜ax+plus軟件的操作及應(yīng)用

二、試驗步驟文件的設(shè)計

libraryieee;use;use;entityscanselectisport(clk:instd_logic;

res:instd_logic;in1,in2,in3,in4,in5,in6:instd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0);daout:outstd_logic_vector(3downto0));endscanselect;architecturebehaveofscanselectisbeginprocess(clk)variablecnt:std_logic_vector(2downto0);beginif(clk'eventandclk='1')then

ifres='0'then

cnt:=“000〞;

elseifcnt=“101〞thencnt:=“000〞;elsecnt:=cnt+1;endif;endif;ifcnt=“000〞thendaout(0)=in1(0);daout(1)=in1(1);daout(2)=in1(2);daout(3)=in1(3);elsifcnt=“001〞thendaout(0)=in2(0);daout(1)=in2(1);daout(2)=in2(2);daout(3)=in2(3);elsifcnt=“010〞thendaout(0)=in3(0);daout(1)=in3(1);daout(2)=in3(2);daout(3)=in3(3);elsifcnt=“011〞thendaout(0)=in4(0);daout(1)=in4(1);daout(2)=in4(2);daout(3)=in4(3);elsifcnt=“100〞thendaout(0)=in5(0);daout(1)=in5(1);daout(2)=in5(2);daout(3)=in5(3);elsifcnt=“101〞thendaout(0)=in6(0);daout(1)=in6(1);daout(2)=in6(2);daout(3)=in6(3);endif;endif;sel=cnt;endprocess;endbehave;

2.生成的圖形

2.電路圖層的設(shè)計

EDA試驗報告向量乘法器篇五

eda試驗報告

張佳興2220231738電氣工程及其自動化1班

一、verilog語言反應(yīng)硬件特性舉例

cc(clk,en,cout)、input、output，這三個語句用verilog語言定義了一個規(guī)律器件，module后邊括號內(nèi)為端口名稱，每個端口都對應(yīng)硬件的一個引腳，引腳的輸入輸出性質(zhì)都由input、output所定義，c語言中對變量的定義，都是int等反應(yīng)數(shù)據(jù)大小的數(shù)據(jù)類型，不能反映硬件特性。

寄放器類型，表示一個具有保持作用的數(shù)據(jù)儲存單元，它只能在always語句和initial語句中被賦值，并且它的值從一個賦值到另一個賦值被保存下來。這種類型就和實際芯片中的寄放器作用一樣，可以將其中數(shù)據(jù)狀態(tài)保存一定時間，c語言中沒有這一類型。

語句當其檢測到適當狀態(tài)時，執(zhí)行其中內(nèi)容。always@（posedgeclk）語句就說明，檢測到高電平執(zhí)行，和實際芯片引腳狀態(tài)變化引起內(nèi)部變化原理一致，c語言中沒有過程賦值這種語句，c中也沒有對高低電平、上升下降沿的判斷條件