思考題完整版

1.1.什么事硬件描述語(yǔ)言？它的主要作用是什么？ 答：硬件描述語(yǔ)言（HDL）是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。數(shù)字邏輯電路設(shè)計(jì)者利用它來(lái)描述自己的設(shè)計(jì)思想，然后用EDA工具進(jìn)行仿真，再自動(dòng)綜合到門(mén)級(jí)電路，最后用ASIC或FPGA實(shí)現(xiàn)其功能。1.2.目前世界上符合IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言有哪兩種？它們各有什么特點(diǎn)？ 答：VerilogHDL和VHDL。VerilogHDL：（1）較多的第三方工具支持（2）語(yǔ)法結(jié)構(gòu)比VHDL簡(jiǎn)單（3）學(xué)習(xí)起來(lái)比VHDL容易（4）仿真工具比較好使（5）測(cè)試激勵(lì)模塊容易編寫(xiě)VHDL：（1）比VerilogHDL早幾年成為IEEE標(biāo)準(zhǔn)（2）語(yǔ)法/結(jié)構(gòu)比較嚴(yán)格，因而編寫(xiě)出的模塊風(fēng)格比較清晰（3）比較適合由較多的設(shè)計(jì)人員合作完成的特大型項(xiàng)目（一百萬(wàn)門(mén)以上）1.3.簡(jiǎn)單敘述一下利用EDA工具并采用硬件描述語(yǔ)言（HDL）的設(shè)計(jì)方法和流程。 答：采用自頂向下的設(shè)計(jì)方法：從系統(tǒng)級(jí)開(kāi)始把系統(tǒng)劃分為基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧恢边@樣做下去，直到可以直接用EDA元件庫(kù)中的基本單元來(lái)實(shí)現(xiàn)為止。流程：（1）設(shè)計(jì)開(kāi)發(fā)，即從編寫(xiě)設(shè)計(jì)文件->綜合到布局布線->電路生成這樣一系列步驟（2）設(shè)計(jì)驗(yàn)證，即進(jìn)行各種仿真的一系列步驟，如果在仿真過(guò)程中發(fā)現(xiàn)問(wèn)題就返回設(shè)計(jì)輸入進(jìn)行修改。1.4.采用硬件描述語(yǔ)言設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？有什么缺點(diǎn)？ 答：優(yōu)點(diǎn)：（1）電路的邏輯功能容易理解（2）便于計(jì)算機(jī)對(duì)邏輯進(jìn)行分析處理（3）把邏輯設(shè)計(jì)與具體電路的實(shí)現(xiàn)分成兩個(gè)獨(dú)立的階段來(lái)操作（4）邏輯設(shè)計(jì)與實(shí)現(xiàn)的工藝無(wú)關(guān)（5）邏輯設(shè)計(jì)的資源積累可以重復(fù)利用（5）可以由多人共同更好更快地設(shè)計(jì)非常復(fù)雜的邏輯電路（幾十萬(wàn)門(mén)以上的邏輯系統(tǒng)）1.5.專用集成電路(ASIC)技術(shù)：(ApplicationSpecificIntegratedCircuit)在集成電路發(fā)展的基礎(chǔ)上，結(jié)合電路和系統(tǒng)的設(shè)計(jì)方法，利用ICCAD/EDA/ESDA等計(jì)算機(jī)輔助技術(shù)和設(shè)計(jì)工具，發(fā)展而來(lái)的一種把實(shí)用電路或電路系統(tǒng)集成化的設(shè)計(jì)方法。其定義為將某種特定應(yīng)用電路或電路系統(tǒng)用集成電路的設(shè)計(jì)方法制作到一片半導(dǎo)體芯片上的技術(shù)稱為ASIC技術(shù)。其特點(diǎn)是體積小，成本低，性能優(yōu)，可靠性高，保密性強(qiáng)，產(chǎn)品綜合性能和競(jìng)爭(zhēng)力強(qiáng)。1.6.集成電路分類：按結(jié)構(gòu)分類，分為單片IC和混合IC，其中單片IC分為雙極型、MOS型和BiMOS型，混合IC分為厚膜混合IC和薄膜混合IC。按規(guī)模分類，分為SSI/MSI/LSI/VLSI/ULSI/GSI。按功能分類，分為數(shù)字電路，模擬電路和數(shù)?；旌想娐?，其中數(shù)字電路包括組合邏輯電路和時(shí)序邏輯電路，模擬電路包括線性電路和非線性電路。1.7.摩爾定律：①芯片的復(fù)雜性（定義為在單塊半導(dǎo)體芯片上有源元件的數(shù)目）約每18個(gè)月增加一倍；②每個(gè)新芯片大體上包含其前任兩倍的容量，每個(gè)芯片的產(chǎn)生都是在前一個(gè)芯片產(chǎn)生后的18-24個(gè)月內(nèi)。1.8.集成電路的行業(yè)特點(diǎn)：發(fā)展十分迅速，投資十分巨大，競(jìng)爭(zhēng)十分激烈，地位十分重要，前景十分美好。1.9.ASIC設(shè)計(jì)方法：全定制、半定制和可編程。其中全定制ASIC是利用集成電路最基本設(shè)計(jì)方法（不使用現(xiàn)用庫(kù)單元），對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法。半定制設(shè)計(jì)方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法CBIC(CellBasedIC)和基于門(mén)陣列的設(shè)計(jì)方法.1.10.常用可編程器件類型：可編程只讀存儲(chǔ)器PROM(ProgramableRead_onlyMemory)、通用陣列邏輯GAL(GenericArrayLogic)、可編程邏輯陣列PLA(ProgramableLogicArray)、可編程陣列邏輯PAL(ProgramableArrayLogic)、可編程邏輯器件PLD(ProgramableLogicDevice)和復(fù)雜的可編程邏輯器件CPLD(ComplexProgramableLogicDevice)。1.11.ASIC設(shè)計(jì)流程：設(shè)計(jì)輸入、邏輯綜合、系統(tǒng)劃分、布圖前仿真、布圖規(guī)則、布局、布線、提取(確定互連的電阻和電容)、布圖后仿真。 1.12.Verilog語(yǔ)言的三個(gè)主要部分：硬件描述語(yǔ)言VerilogHDL,程序語(yǔ)言接口PLI和標(biāo)準(zhǔn)延時(shí)格式SDF。 1.14.行為仿真：行為的驗(yàn)證和驗(yàn)證模塊分割的合理性；前仿真：即RTL級(jí)仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確；邏輯綜合：把RTL級(jí)模塊轉(zhuǎn)換成門(mén)級(jí)；后仿真：用門(mén)級(jí)模型做驗(yàn)證，檢查門(mén)級(jí)的互連邏輯其功能是否正確；布局布線：在門(mén)級(jí)的基礎(chǔ)上加上了布線延時(shí)；布局布線后仿真：與真實(shí)電路最接近的驗(yàn)證； 2.1.構(gòu)成模塊的關(guān)鍵詞是什么？答：module，endmodule。2.2.什么叫綜合？通過(guò)綜合產(chǎn)生的是什么？產(chǎn)生的結(jié)果有什么用處？答：綜合是通過(guò)綜合器把行為級(jí)描述的模塊轉(zhuǎn)換為標(biāo)準(zhǔn)的門(mén)級(jí)結(jié)構(gòu)網(wǎng)表。通過(guò)綜合產(chǎn)生的是門(mén)級(jí)電路模塊，這種模塊很容易與某種工藝的基本元件逐一對(duì)應(yīng)起來(lái)，再通過(guò)布局布線工具自動(dòng)地轉(zhuǎn)變?yōu)槟撤N具體工藝的電路布線結(jié)構(gòu)。2.3.仿真是什么？為什么要進(jìn)行仿真？仿真可以在幾個(gè)層面上進(jìn)行？每個(gè)層面的仿真有什么意義？ 答：仿真是對(duì)電路模塊進(jìn)行動(dòng)態(tài)的全面測(cè)試。進(jìn)行仿真是為了通過(guò)觀測(cè)被測(cè)試模塊的的輸出信號(hào)是否符合要求，可以調(diào)試和驗(yàn)證邏輯系統(tǒng)的設(shè)計(jì)結(jié)構(gòu)準(zhǔn)確與否，并發(fā)現(xiàn)問(wèn)題及時(shí)修改。仿真可分為前仿真、邏輯網(wǎng)表仿真、門(mén)級(jí)仿真和布線后仿真。其中前仿真、邏輯網(wǎng)表仿真、門(mén)級(jí)仿真可以調(diào)試和驗(yàn)證邏輯系統(tǒng)的設(shè)計(jì)和準(zhǔn)確與否，并發(fā)現(xiàn)問(wèn)題及時(shí)修改；布線后仿真用于分析設(shè)計(jì)的電路模塊的運(yùn)行是否正常。2.4.模塊的端口是如何描述的？ 答：用“.”表示被引用模塊的端口。2.5.在引用實(shí)例模塊的時(shí)候，如何在主模塊中連接信號(hào)線？ 答：引用中，“.”表示端口，后面小括號(hào)內(nèi)的信號(hào)名為與該端口連接的信號(hào)線名，可以用別的名。3.1.模塊由幾個(gè)部分組成？ 答：模塊由接口描述和邏輯功能描述兩部分組成。3.2.端口分為幾種？ 答：端口分為輸入端口、輸出端口和輸入/輸出端口三種。3.3.模塊的功能描述可以由哪幾類語(yǔ)句或語(yǔ)句塊組成？它們的出現(xiàn)的順序會(huì)不會(huì)影響功能的描述？ 答：assign語(yǔ)句（即連續(xù)賦值語(yǔ)句）、實(shí)例引用和always語(yǔ)句（即過(guò)程賦值語(yǔ)句）；它們的出現(xiàn)順序不會(huì)影響功能的描述。3.4.最基本的Verilog變量有幾種類型？ 答：wire、reg、memory。3.5.在always塊中被賦值的變量必須是什么類型的？ 答：reg型。3.6.邏輯運(yùn)算符與按位邏輯運(yùn)算符有什么不同，各用在什么場(chǎng)合？ 答：邏輯運(yùn)算符是對(duì)兩個(gè)操作數(shù)進(jìn)行邏輯運(yùn)算，它多用于條件的判斷；按位邏輯運(yùn)算符是對(duì)兩個(gè)操作數(shù)對(duì)應(yīng)的每一位進(jìn)行邏輯運(yùn)算，它多用于信號(hào)的運(yùn)算和檢測(cè)。3.7.如果都不帶時(shí)間延遲，阻塞和非阻塞賦值有什么不同？舉例說(shuō)明。 答：阻塞賦值是順序執(zhí)行而非阻塞賦值是并行執(zhí)行。 舉例：阻塞賦值 always@(posedgeclk) begin b=a; c=b; end 非阻塞賦值 always@(posedgeclk) begin b<=a; c<=b; end 阻塞賦值中，兩條語(yǔ)句順序執(zhí)行（綜合成一個(gè)觸發(fā)器）；而非阻塞賦值中，兩條語(yǔ)句同時(shí)執(zhí)行（綜合成兩個(gè)觸發(fā)器）。3.8.舉例說(shuō)明順序塊和并行塊的不同。 答：順序塊： begin #50 r=‘h35; #50 r=‘hE2; #50 r=‘h00; #50 r=‘hF7; #50 ->end_wave end 并行塊： fork #50 r=‘h35; #100 r=‘hE2; #150 r=‘h00; #200 r=‘hF7; #250 ->end_wave join 上面兩個(gè)塊的執(zhí)行效果一樣。順序塊中，語(yǔ)句按順序執(zhí)行；并行塊中，語(yǔ)句同時(shí)執(zhí)行。3.9.簡(jiǎn)述連續(xù)賦值（assign語(yǔ)句）與阻塞賦值、非阻塞賦值（always語(yǔ)句）之間的區(qū)別。 答：（1）assign語(yǔ)句描述組合邏輯，而always語(yǔ)句既可以描述組合邏輯，又可以描述時(shí)序邏輯；（2）assign語(yǔ)句只使用“=”，而always語(yǔ)句可使用“=”或“<=”；（3）assign語(yǔ)句中，等號(hào)右端的操作數(shù)發(fā)生變化時(shí)就執(zhí)行一次（上電時(shí)便執(zhí)行一次），而always語(yǔ)句中，每滿足一次條件就執(zhí)行一次；（4）assign語(yǔ)句用于驅(qū)動(dòng)線網(wǎng)類型變量，而always語(yǔ)句用于驅(qū)動(dòng)寄存器類型變量。3.10.利用連續(xù)賦值和阻塞賦值方式實(shí)現(xiàn)2選1多路選擇器。 答：連續(xù)賦值： module muxtwo(out,ain,bin,sel); output out; input ain,bin,sel; assign out=(sel==0)?=a:b; endmodule 阻塞賦值： module muxtwo(out,ain,bin,sel); output out; input ain,bin,sel; reg out; always@(ainorbinorsel) if(sel==0) out=ain; else out=bin; endmodule3.11.如何用阻塞賦值方式來(lái)實(shí)現(xiàn)兩個(gè)觸發(fā)器電路？ 答：moduleDFF_2_Blocking(c,a,b,clk);outputregc,b;inputwirea,clk;always@(posedgeclk)beginb=a;endalways@(posedgeclk)beginc=b;endendmodule3.12.利用begin-end與fork-join語(yǔ)句編譯得到一段周期為10個(gè)時(shí)間單位的信號(hào)波形。 答：begin-end: `timescale1ns/1nsmodulewave_10(wave);outputregwave;parametercycle=10;initialbeginwave=1'b0;#(cycle/2)wave=1'b1;#(cycle/2)wave=1'b0;#(cycle/2)wave=1'b1;#(cycle/2)wave=1'b0;#(cycle/2)wave=1'b1;#(cycle/2)wave=1'b0;endendmodulefork-join:`timescale1ns/1nsmodulewave_10(wave);outputregwave;parameterCYCLE=10;initialforkwave=1'b0;#(1*(CYCLE/2))wave=1'b1;#(2*(CYCLE/2))wave=1'b0;#(3*(CYCLE/2))wave=1'b1;#(4*(CYCLE/2))wave=1'b0;#(5*(CYCLE/2))wave=1'b1;#(6*(CYCLE/2))wave=1'b0;joinendmodule;3.13.VerilogHDL的模型共有幾種類型？答：系統(tǒng)級(jí)、算法級(jí)、RTL級(jí)、門(mén)級(jí)和開(kāi)關(guān)級(jí)。3.14.什么是綜合？綜合后還可以進(jìn)行仿真嗎？ 答：綜合是通過(guò)綜合器把行為級(jí)描述的模塊轉(zhuǎn)換為標(biāo)準(zhǔn)的門(mén)級(jí)結(jié)構(gòu)網(wǎng)表。綜合后還可以用Verilog進(jìn)行仿真。3.15.什么是Top_Down設(shè)計(jì)方法？通過(guò)什么手段來(lái)驗(yàn)證系統(tǒng)分塊的合理性？ 答：從系統(tǒng)設(shè)計(jì)入手，從頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)，通過(guò)行為建模把一個(gè)復(fù)雜的系統(tǒng)分解成可操作的若干個(gè)模塊，每個(gè)模塊之間的邏輯關(guān)系通過(guò)行為建模的仿真加以驗(yàn)證。3.16.設(shè)計(jì)一個(gè)4位移位寄存器。 答：sourcecode:moduleshift_reg_4(out,clk,rst);outputreg[3:0]out;inputwireclk,rst;always@(posedgeclk)beginif(!rst)out<=4'b1001;elseout<={out[0],out[3:1]};endendmodule testbench:`timescale1ns/1nsmoduletb_shift_reg_4;wire[3:0]out;regclk,rst;initialbeginclk=1'b0;rst=1'b1;#10rst=1'b0;#20rst=1'b1;endshift_reg_4M(out,clk,rst);always#10clk=~clk;endmodule3.17.for循環(huán)是否可以表示綜合的組合邏輯？舉例說(shuō)明。 答：for循環(huán)可以表示可綜合的組合邏輯，比如說(shuō)用for循環(huán)實(shí)現(xiàn)的乘法器。 sourcecode: modulemultiplier_4(result,opa,opb);outputreg[16:1]result;inputwire[8:1]opa,opb;integerbindex;always@(opaoropb)beginresult=0;for(bindex=1;bindex<=8;bindex=bindex+1)if(opb[bindex])result=result+(opa<<(bindex-1));endendmoduletestbench:`timescale1ns/1nsmoduletb_multiplier_4;wire[16:1]result;reg[8:1]opa,opb;multiplier_4M(result,opa,opb);initialbeginopa=10;opb=2;endalways#10beginopa=opa+3;opb=opb+1;endendmodule3.18.利用for語(yǔ)句設(shè)計(jì)實(shí)現(xiàn)七人投票表決器程序。 答：sourcecode: modulevoter_7(pass,voter);outputregpass;inputwire[6:0]voter;reg[2:0]sum;integeri;always@(voter)beginsum=0;for(i=0;i<=6;i=i+1)if(voter[i])sum=sum+1;if(sum[2])pass=1'b1;elsepass=1'b0;endendmoduletestbench:`timescale1ns/1nsmoduletb_voter_7;wirepass;reg[6:0]voter;voter_7M(pass,voter);initialvoter=7'b1000_001;always#10voter=voter+1'b1;endmodule3.19.利用for、while和repeat語(yǔ)句實(shí)現(xiàn)一個(gè)32位整數(shù)循環(huán)的程序。 答：for: modulefor_loop; integeri; initial beginfor(i=0;i<4;i=i+1)$display("i=%h",i); endendmodulewhile:modulewhile_loop;integeri;initialbegini=0;while(i<4)begin$display("i=%h",i);i=i+1;endendendmodulerepeat:modulerepeat_loop;integeri;initialbegini=0;repeat(4)begin$display("i=%h",i);i=i+1;endendendmodule3.20分別用連續(xù)賦值語(yǔ)句、任務(wù)和函數(shù)描述一個(gè)4選1多路選擇器。 答：連續(xù)賦值語(yǔ)句： sourcecode: moduleassign_mux_4(out,ain,bin,cin,din,sel);outputwire[3:0]out;inputwire[3:0]ain,bin,cin,din;inputwire[1:0]sel;assignout=(sel==2'b00)?ain:((sel==2'b01)?bin:((sel==2'b10)?cin:((sel==2'b11)?din:'bx)));endmoduletestbench:`timescale1ns/1nsmoduletb_assign_mux_4;wire[3:0]out;reg[3:0]ain,bin,cin,din;reg[1:0]sel;assign_mux_4M(out,ain,bin,cin,din,sel);initialbeginain=4'b1000;bin=4'b0100;cin=4'b0010;din=4'b0001;endalways#10sel={$random}/4;endmodule任務(wù)：sourcecode:moduletask_mux_4(out,ain,bin,cin,din,sel);outputreg[3:0]out;inputwire[3:0]ain,bin,cin,din;inputwire[1:0]sel;always@(selorainorbinorcinordin)task_mux(out,ain,bin,cin,din,sel);tasktask_mux;output[3:0]out;input[3:0]ain,bin,cin,din;input[1:0]sel;begincase(sel)2'b00:out=ain;2'b01:out=bin;2'b10:out=cin;2'b11:out=din;default:out='bx;endcaseendendtaskendmoduletestbench:`timescale1ns/1nsmoduletb_task_mux_4;wire[3:0]out;reg[3:0]ain,bin,cin,din;reg[1:0]sel;task_mux_4M(out,ain,bin,cin,din,sel);initialbeginain=4'b1000;bin=4'b0100;cin=4'b0010;din=4'b0001;endalways#10sel={$random}/4;endmodule函數(shù)：3.21.沿觸發(fā)的always塊和電平觸發(fā)的always塊各表示什么類型的邏輯電路？為什么？答：沿觸發(fā)的always塊常常描述時(shí)序邏輯，電平觸發(fā)的always塊常常用來(lái)描述組合邏輯和帶鎖存器的組合邏輯。3.22.簡(jiǎn)述任務(wù)和函數(shù)的不同點(diǎn)。答：①函數(shù)只能與主模塊共用同一個(gè)仿真時(shí)間單位，而任務(wù)可以定義自己的仿真時(shí)間單位；②函數(shù)不能啟動(dòng)任務(wù)，而任務(wù)能啟動(dòng)其它任務(wù)和函數(shù)；③函數(shù)至少要有一個(gè)輸入變量，而任務(wù)可以沒(méi)有或有多個(gè)任何類型的變量；④函數(shù)返回一個(gè)值，而任務(wù)則不返回值。3.23.條件預(yù)編譯對(duì)ASIC或FPGA開(kāi)發(fā)來(lái)說(shuō)都有哪些好處？答：一般情況下，VerilogHDL的源程序中所有的行都將參加編譯。但有時(shí)希望對(duì)其中一部分內(nèi)容只在滿足條件下才進(jìn)行編譯，也就是對(duì)一部分內(nèi)容指定編譯條件。有時(shí)，希望當(dāng)滿足條件時(shí)對(duì)一組語(yǔ)句進(jìn)行編譯，而當(dāng)條件不滿足時(shí)則編譯另一部分。3.24.請(qǐng)仔細(xì)闡述`timescale編譯預(yù)處理的作用？ 答：用于說(shuō)明跟在該命令后的模塊的時(shí)間單位和時(shí)間精度。3.25.非阻塞賦值語(yǔ)句和阻塞賦值語(yǔ)句的區(qū)別。 答：非阻塞賦值語(yǔ)句(b<=a)：①塊內(nèi)的賦值語(yǔ)句同時(shí)執(zhí)行；②b的值被賦值成新值a的操作，是與塊內(nèi)其它賦值語(yǔ)句同時(shí)完成的；③建議在可綜合風(fēng)格的模塊中使用非阻塞賦值。 阻塞賦值語(yǔ)句(b=a)：①完成該賦值語(yǔ)句后才能做下一句的操作；②b的值立即被賦值成新值a；③硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)