微機(jī)原理大作業(yè)1報(bào)告版

x本文介紹了一種使用現(xiàn)場(chǎng)可編程邏輯門陣列（FiledProgrbleGateArray,FPGA）和硬件描述語言（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，VHDL）進(jìn)行算術(shù)邏輯單元(ArithmeticLogicUnit，ALU）的設(shè)計(jì)方法。所設(shè)計(jì)11、傳送、與、或、非、異或等操作，用VHDL語言和FPGA8術(shù)邏輯單元。它具有多種指令，實(shí)現(xiàn)了8位操作數(shù)的各種運(yùn)算，最后采用VHDL語言中的語句對(duì)各模塊進(jìn)行整合，并用對(duì)其進(jìn)行仿真,很好的實(shí)現(xiàn)了所有功能。VHDL8FPGA和VHDL,可自動(dòng)的進(jìn)14、程序中去掉clkALUALU。ALU組成中的部件。ALU能處理的數(shù)據(jù)位數(shù)（即字長(zhǎng)）與機(jī)器有關(guān)。如Z80單板機(jī)中，ALU8位；IBMPC/XTAT機(jī)中，ALU16位；386486微機(jī)中，ALU32位。ALU有兩個(gè)數(shù)據(jù)輸入端和一個(gè)數(shù)據(jù)輸出端，輸入輸出的數(shù)據(jù)寬度（即位數(shù)）ALU處理的數(shù)據(jù)RTL定義定義元件庫1.USE定義使用了那些自2．PACKAGE描述電路內(nèi)部的功4.ARCHITECTURE4.ARCHITECTURECompenentBehaviorCompenentBehaviorProcessDateFlowStructureCONFIGURATIONCONFIGURATIONVHDLALU1ALU 000000000100010F=A-00011F=A-B-00100011F=A-0100XF=AB0101XF=AB0110X0111XF=-1000X10011010101111001101A1110F=A-AVHDL設(shè)計(jì)較大型電路時(shí)的概念及第一、Entity如何定義u、輸入端口的規(guī)格?在開始設(shè)計(jì)電路之的，設(shè)計(jì)者必須審ArchitechtureEntityA8B818111S48ENTITYSHIPENG A:INSTD_LOGIC_VECTOR(7DOWNTO0);B:INSTD_LOGIC_VECTOR(7DOWNTOreset:INCIN:INCLK:INS:INSTD_LOGIC_VECTOR(3DOWNTO0);addr_in:INoutSTD_LOGIC_VECTOR(7DOWNTO0);BCDOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);COUT:OUTSTD_LOGIC);END算術(shù)電路單元\移邏輯算術(shù)電路單元\移邏輯電路單ABAB輸出1ALU首先可以使用6.2進(jìn)行功能仿真,步驟如下新建一個(gè)仿真工程,vhdl文件以及激勵(lì)文件 USE--USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSHIPENG_TB_vhd_tbISENDSHIPENG_TB_vhd_tb;ARCHITECTUREbehaviorOFSHIPENG_TB_vhd_tbISCOMPONENTSHIPENG A:INSTD_LOGIC_VECTOR(7DOWNTO0);B:INSTD_LOGIC_VECTOR(7DOWNTO0);reset:INSTD_LOGIC;CIN:INSTD_LOGIC;clk:INSTD_LOGIC;addr_in:INoutSTD_LOGIC_VECTOR(7DOWNTO0);S:INSTD_LOGIC_VECTOR(3DOWNTO0);BCDOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);COUT:OUTSTD_LOGIC);END A,addr_in:STD_LOGIC_VECTOR(7DOWNTO0); B:STD_LOGIC_VECTOR(7DOWNTO0); RESET:STD_LOGIC; CIN: S:STD_LOGIC_VECTOR(3DOWNTO0); BCDOUT:STD_LOGIC_VECTOR(7DOWNTO0); COUT:STD_LOGIC; uut:SHIPENGPORTreset=>A=>B=>CIN=>CIN,S=>S,BCDOUT=>COUT=>COUTclockclk<=--waitfor20ns;waitfor20ns;clk<=notclk;endloop;END tb:PROCESS 200NS;-- WAITFOR200NS 200NS;--TRANSFER 200NS;--TRANSFERA- 200NS 200NS 200NS 200NS 200NS WAITFOR 200NS;--帶進(jìn)位循環(huán)左移測(cè)試 200NS 2