課程設(shè)計基于FPGA的任意波形發(fā)生器

課程設(shè)計基于FPGA的任意波形發(fā)生器EDA課程設(shè)計__基于FPGA的任意波形發(fā)生器學(xué)院：通信與電子工程學(xué)院摘要本文主要探索了應(yīng)用FPGA靈活可重復(fù)編程和方便在系統(tǒng)重構(gòu)的特性，以VerilogHDL為設(shè)計語言，運(yùn)用QuarrtusII軟件，將硬件功能以軟件設(shè)計來描述，提高了產(chǎn)品的集成度，縮短開發(fā)周期。所設(shè)計的波形發(fā)生器可產(chǎn)生正弦波（sina_wave）、鋸齒波（swat_wave）、矩形波（squr_wave）、三角波（trig_wave）四種信號，能夠?qū)崿F(xiàn)信號的轉(zhuǎn)換并且頻率可調(diào)；關(guān)鍵字：任意波形發(fā)生器FPGAVerilogHDLQuartusII

AbstractThispaperexploredtheapplicationofflexibleandreprogrammableFPGAandconveniencefeaturesinthesystemreconfigurationtoVerilogHDLdesignlanguage,thehardwarefunctionstosoftwaredesigntodescribeandimprovetheintegrationofproductsandshortenthedevelopmentcycle.Waveformgeneratordesignedtoproducesinewave(sina_wave),ramp(swat_wave),rectangularwave(squr_wave),triangularwave(trig_wave)foursignals,toachievesignalconversionandfrequencyadjustable;Keywords:ArbitraryWaveformGeneratorFPGAVerilogHDLQuartusII

目錄摘要 IAbstract II目錄 III第1章緒論 11.1概述 11.2任意波形發(fā)生器的功能 11.3國內(nèi)外發(fā)展現(xiàn)狀 2第2章 波形發(fā)生器的基本理論 42.1FPGA簡介 42.2Verilog語言簡介 42.2.1Verilog語言概述 42.2.2 VerilogHDL基本結(jié)構(gòu) 52.3QuarrtusII概述 6第3章方案設(shè)計 83.1系統(tǒng)介紹 83.2波形發(fā)生器各個模塊設(shè)計 93.2.1Wave_gen模塊 93.2.2波形數(shù)據(jù)存儲ROM模塊 9第4章波形發(fā)生器軟件仿真 114.1設(shè)計平臺及仿真工具 114.2仿真過程 11結(jié)論 14附錄 16第1章緒論1.1概述波形發(fā)生器是一種常用的信號源，廣泛應(yīng)用于電子電路，自動控制系統(tǒng)，教學(xué)實(shí)驗(yàn)等領(lǐng)域，目前使用出現(xiàn)了大量能夠產(chǎn)生多種波形且性能穩(wěn)定的任意波形發(fā)生器，但大多數(shù)方案都是基于串行或并行總線進(jìn)行數(shù)據(jù)的傳輸，這種方案雖然成本較低，但系統(tǒng)的實(shí)時性較差，難以滿足復(fù)雜波形的大數(shù)據(jù)量的傳輸要求。我們設(shè)計了一種基于FPGA芯片的任意波形發(fā)生器，充分利用了FPGA強(qiáng)大的邏輯功能，實(shí)現(xiàn)了利用單片F(xiàn)PGA芯片控制整個系統(tǒng)的方案。1.2任意波形發(fā)生器的功能任意波形發(fā)生器既具有其他信號源的信號生成能力，又可以通過各種編輯手段生成任意的波形采樣數(shù)據(jù)，方便地合成其他信號源所不能生成的任意波形，從而滿足測試和仿真實(shí)驗(yàn)的要求。任意波形發(fā)生器的主要功能包括：（1）函數(shù)發(fā)生功能基礎(chǔ)實(shí)驗(yàn)中，為了驗(yàn)證電路功能、穩(wěn)定性和可靠性，需要給它施加理想波形，任意波形發(fā)生器能替代函數(shù)發(fā)生器提供正弦波、方波、三角波、鋸齒波等波形，還具有各種調(diào)制和掃頻能力。利用任意波形發(fā)生器的這一基礎(chǔ)功能就能滿足一般實(shí)驗(yàn)的信號需求。（2）任意波形生成運(yùn)行在實(shí)際電子環(huán)境中的設(shè)備，由于各種干擾的存在以及環(huán)境的變化，實(shí)際電路中往往存在各種信號缺陷和瞬變信號，例如過脈沖、尖峰、阻尼瞬變、頻率突變等。任意波形發(fā)生器可以模擬這些特殊信號，以測試系統(tǒng)的實(shí)際性能。（3）信號還原功能在一些軍事、航空等領(lǐng)域，有些電路運(yùn)行環(huán)境很難估計，在設(shè)計完成之后，在現(xiàn)實(shí)環(huán)境中還需要更進(jìn)一步的實(shí)驗(yàn)驗(yàn)證，而有些實(shí)驗(yàn)的成本很高或者風(fēng)險性很大（如飛機(jī)試飛時發(fā)動機(jī)的運(yùn)行情況），人們不可能重復(fù)作實(shí)驗(yàn)來判斷所設(shè)計產(chǎn)品的可行性和穩(wěn)定性。此時，可以利用任意波形發(fā)生器的信號還原功能。在做一些高耗費(fèi)、高風(fēng)險實(shí)驗(yàn)時，可以通過數(shù)字示波器把實(shí)際中用到的實(shí)際波形記錄下來，再通過計算機(jī)接口下載到任意波形發(fā)生器，通過任意波形發(fā)生器還原實(shí)驗(yàn)中的實(shí)際波形并加到設(shè)計電路中，做進(jìn)一步的實(shí)驗(yàn)驗(yàn)證工作。1.3國內(nèi)外發(fā)展現(xiàn)狀采用可變時鐘和計數(shù)器尋址波形存儲器的任意波形發(fā)生器在一段時期內(nèi)曾得到廣泛的應(yīng)用，其取樣時鐘頻率較高且可調(diào)節(jié)，但其對硬件要求比較高，需要高性能的鎖相環(huán)和截止頻率可調(diào)的低通濾波器（或者多個低通濾波器），且頻率分辨率低，頻率切換速度較慢，已經(jīng)逐步退出市場。目前市場上的任意波形發(fā)生器主要采用直接數(shù)字合成（DirectDigitalSynthesuzer，DDS）技術(shù)，這種波形發(fā)生器不僅可以產(chǎn)生可變頻的載頻信號、各種調(diào)制信號，同時還能和計算機(jī)配合產(chǎn)生用戶自定義的有限帶寬的任意信號，可以為多種領(lǐng)域的測試提供寬帶寬、高分辨率的測試信號[1]。任意波形發(fā)生器發(fā)展到今天，從產(chǎn)品結(jié)構(gòu)形式來劃分，主要包含三種：（1）獨(dú)立儀器結(jié)構(gòu)形式獨(dú)立儀器結(jié)構(gòu)形式是把任意波形發(fā)生器設(shè)計成單臺儀器的形式，其優(yōu)點(diǎn)是精度高，可獨(dú)立工作。（2）PC總線式PC（PersonalComputer）總線式是將任意波形發(fā)生器板卡直接插在PC機(jī)的總線擴(kuò)展槽或通過外部接口連接到PC總線上，利用PC機(jī)來控制任意波形發(fā)生器的工作狀態(tài)，其優(yōu)點(diǎn)是可以充分利用PC機(jī)的軟硬件資源，在波形數(shù)據(jù)處理、波形參數(shù)修改方面，計算機(jī)有明顯的優(yōu)勢。（3）VXI模塊式VXI模塊是一種新型的模塊化儀器，它必須插在VXI總線機(jī)箱上才能使用，VXI總線機(jī)箱通過GPIB或者RS-232C等接口與計算機(jī)相連，VXI模塊儀器對組成自動測試系統(tǒng)特別有用，各個公司的VXI卡式儀器模塊可以自由組合使用。從發(fā)展?fàn)顩r來看，國外任意波形發(fā)生器的研制及生產(chǎn)技術(shù)已經(jīng)較為成熟。以安捷倫（Agilent）和泰克（Tektronix）為代表的國際電子測量儀器公司在此領(lǐng)域進(jìn)行了卓有成效的研究和開發(fā)，其產(chǎn)品無論在技術(shù)上還是市場占有率方面在國際上都享有盛譽(yù)，但其價格也是相當(dāng)昂貴，高端型號每臺價格都在幾萬美金左右，低端的也要幾萬人民幣。Tektronix公司的獨(dú)立結(jié)構(gòu)任意波形發(fā)生器AFG3000系列功能完善，人機(jī)界面友好，操作方便，可以以多種方式連接到PC機(jī)上，其最高采樣率能達(dá)到2GS/s，輸出信號最高頻率為240MHz，任意波頻率50MHz，并配備的強(qiáng)大的波形編輯軟件ArbExpress，用戶可以方面地創(chuàng)建和編輯自己的波形。Agilent公司的PXI模塊任意波形發(fā)生器采樣率已經(jīng)能達(dá)到1.25GS/s，最高輸出頻率500MHz。我國研制任意波形發(fā)生器是從上世紀(jì)90年代開始的，近年來有一批本土廠商奮起直追，并取得了可喜的成果。例如南京盛普科技電子有限公司的SPF120型信號發(fā)生器的主波輸出頻率達(dá)到了120MHz，任意波最高頻率為100KHz；北京普源精電科技有限公司（RIGOL）生產(chǎn)的DG1000/2000/3000系列任意波形發(fā)生器，在性能上已經(jīng)大略相當(dāng)于國外中低端產(chǎn)品。以FPGA自身資源為基礎(chǔ)，制作一個簡易綜合電子實(shí)驗(yàn)儀，具有信號源、測量儀表等功能。波形發(fā)生器的基本理論2.1FPGA簡介FPGA由可編程邏輯單元陣列、布線資源和可編程的I／O單元陣列構(gòu)成，一個FPGA包含豐富的邏輯門、寄存器和I／O資源。一片F(xiàn)PGA芯片就可以實(shí)現(xiàn)數(shù)百片甚至更多個標(biāo)準(zhǔn)數(shù)字集成電路所實(shí)現(xiàn)的系統(tǒng)。FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和I／O單元都可以由用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計需求。其速度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計。使用FPGA還可以實(shí)現(xiàn)動態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運(yùn)行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關(guān)或時間相關(guān)的任務(wù)）及硬件軟化、軟件硬化等功能。鑒于高頻疲勞試驗(yàn)機(jī)控制器控制規(guī)模比較大，功能復(fù)雜，故我們在研制過程中，在傳統(tǒng)試驗(yàn)機(jī)控制器的基礎(chǔ)上，通過FPGA技術(shù)及微機(jī)技術(shù)兩者的結(jié)合，來全面提升控制器系統(tǒng)的性能，使整機(jī)的工作效率、控制精度和電氣系統(tǒng)可靠性得到了提高，且操作方便而又不乏技術(shù)的先進(jìn)性。2.2Verilog語言簡介2.2.1Verilog語言概述VerilogHDL是一種硬件描述語言(hardwaredescriptionlanguage)，為了制作數(shù)字電路而用來描述ASICs和FPGA的設(shè)計之用[2]。VerilogHDL可以用來進(jìn)行各種層次的邏輯設(shè)計，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時序分析，VerilogHDL進(jìn)行設(shè)計最大的優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計，邏輯驗(yàn)證階段可以不必過多考慮門級及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實(shí)際電路．Verilog是由en:GatewayDesignAutomation公司于大約1984年開始發(fā)展。GatewayDesignAutomation公司后來被CadenceDesignSystems于1990年所購并?，F(xiàn)在Cadence對于Gateway公司的Verilog和Verilog-XL模擬器擁有全部的財產(chǎn)權(quán)。VerilogHDL基本結(jié)構(gòu)（1）基本邏輯門，例如and、or和nand等都內(nèi)置在語言中。（2）用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。（3）開關(guān)級基本結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語言中。（4）提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。（5）可采用三種不同方式或混合方式對設(shè)計建模。這些方式包括：行為描述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—使用門和模塊實(shí)例語句描述建模。*VerilogHDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。*能夠描述層次設(shè)計，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。*設(shè)計的規(guī)?？梢允侨我獾?；語言不對設(shè)計的規(guī)模（大?。┦┘尤魏蜗拗?。*VerilogHDL不再是某些公司的專有語言而是IEEE標(biāo)準(zhǔn)。*人和機(jī)器都可閱讀Verilog語言，因此它可作為EDA的工具和設(shè)計者之間的交互語言。*VerilogHDL語言的描述能力能夠通過使用編程語言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展。PLI是允許外部函數(shù)訪問Verilog模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。*設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（RTL）到算法級，包括進(jìn)程和隊列級。*能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。*同一語言可用于生成模擬激勵和指定測試的驗(yàn)證約束條件，例如輸入值的指定。*VerilogHDL能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。*在行為級描述中，VerilogHDL不僅能夠在RTL級上進(jìn)行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計描述。*能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。*VerilogHDL的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。*VerilogHDL還具有內(nèi)置邏輯函數(shù)，例如&（按位與）和|（按位或）。*對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。*可以顯式地對并發(fā)和定時進(jìn)行建模。*提供強(qiáng)有力的文件讀寫能力。*語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。2.3QuarrtusII概述QuartusII是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程[4]。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。此外，QuartusII通過和DSPBuilder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。圖1：QuarrtusII圖標(biāo)圖2:Quarrtus界面第3章方案設(shè)計3.1系統(tǒng)介紹任意波形發(fā)生器的實(shí)現(xiàn)采用模塊設(shè)計，這樣很好的利用了QuartusII軟件中的LPM_ROM模塊，能夠達(dá)到最優(yōu)設(shè)計；頻率計的功能完全采用HDL語言描述，最后的頂層文件采用模塊設(shè)計來完成。最終的頂層文件如下圖所示：圖3.1頂層文件模塊圖Wave_genTop頂層設(shè)計數(shù)據(jù)存儲ROM地址指針D/A轉(zhuǎn)換波形輸出要實(shí)現(xiàn)的功能：可產(chǎn)生正弦波（sina_wave）、鋸齒波（swat_wave）、矩形波（squr_wave）、三角波（trig_wave）四種信號，能夠?qū)崿F(xiàn)信號的轉(zhuǎn)換（select）并且頻率可調(diào)。主要由三部分組成：地址指針控制模塊，四種波形數(shù)據(jù)存儲模塊，D/A轉(zhuǎn)換模塊。前面2個模塊在FPGA中實(shí)現(xiàn)，D/A轉(zhuǎn)換通過外圍電路實(shí)現(xiàn)。該部分的實(shí)現(xiàn)框圖如下：Wave_genTop頂層設(shè)計數(shù)據(jù)存儲ROM地址指針D/A轉(zhuǎn)換波形輸出圖3.2外圍電路實(shí)現(xiàn)3.2波形發(fā)生器各個模塊設(shè)計3.2.1Wave_gen模塊圖3.3Wave_gen模塊圖Wave_gen模塊各引腳說明：INCLK：輸入的待測信號。SELECT[1..0]：波形選擇輸入。FREQ[3..0]：控制輸出波形的頻率。ADDRESS[8..0]：輸出地址指針。3.2.2波形數(shù)據(jù)存儲ROM模塊圖3.4波形數(shù)據(jù)存儲ROM模塊波形數(shù)據(jù)存儲ROM模塊個引腳說明：Clock：輸入時鐘信號。Address[8..0]：輸入地址指針。Q[7..0]：輸出信號。第4章波形發(fā)生器軟件仿真4.1設(shè)計平臺及仿真工具我們選擇QuarrtusII9.0作為波形發(fā)生器仿真工具，結(jié)合Verilog硬件描述語言，該模塊的功能采用VerilogHDL來描述，程序Wave_gen.v請見附件。程序?qū)崿F(xiàn)的主要功能是：根據(jù)不同的波形選擇（select[1:0]）,來改變送入ROM中的地址指針address。四種波形一個周期的數(shù)據(jù)各占不同的16B，每次波形改變使address指向各段數(shù)據(jù)首地址。編譯正確后將其創(chuàng)建為Wave_gen.bsf模塊（見頂層文件中所示），然后采用圖形編輯方式，完成波形發(fā)生器這部分電路的設(shè)計。4.2仿真過程首先，我們需要在QuarrtusII9.0建立一個工程文件名為wave_gen,如圖：圖4.1建立工程文件其次，我們需要在File/New/VerilogHDLfile,文件名為Wave_gen.v,保存在當(dāng)前工程里，如圖：圖4.2Wave_gen.v然后在Processing/startcomlication進(jìn)行調(diào)試與仿真結(jié)果如圖：圖4.3仿真結(jié)果=1\*GB3①產(chǎn)生正弦波（sina_wave）時送到DAC0832的數(shù)據(jù)：=2\*GB3②產(chǎn)生鋸齒波（swat_wave）時送到DAC0832的數(shù)據(jù)：=3\*GB3③產(chǎn)生矩形波（squr_wave）時送到DAC0832的數(shù)據(jù)：=4\*GB3④產(chǎn)生三角波（trig_wave）時送到DAC0832的數(shù)據(jù)：由仿真結(jié)果可知，改變select[1:0]的值，能夠正確的將對應(yīng)的波形數(shù)據(jù)送到DAC0832，從而完成了整體設(shè)計結(jié)論在研究的過程中，通過學(xué)習(xí)和參閱過內(nèi)外相關(guān)的文獻(xiàn)，并從網(wǎng)絡(luò)上獲取最新的硬件開發(fā)指南和芯片開發(fā)手冊，同時不斷向身邊的老師請教和學(xué)習(xí)，通過系統(tǒng)的學(xué)習(xí)和實(shí)際工作的鍛煉，積累了必要的基礎(chǔ)知識，培養(yǎng)了實(shí)際的開發(fā)技能。通過本設(shè)計工作，基本掌握了QuartusII的使用技術(shù)，進(jìn)一步加深了對數(shù)字信號處理技術(shù)的理解，提高了使用可編程邏輯器件設(shè)計數(shù)字系統(tǒng)的能力和軟件編程的能力，為將來從事科研工作打下了良好的基礎(chǔ)。參考文獻(xiàn)[1]黃曉翰.基于FPGA的多功能波形發(fā)生器的設(shè)計.電信科學(xué).2010年09期[2]王金明.VerilogHDL程序設(shè)計教程.北京.人民郵電出版社，2004[3]王文華.基于DDS技術(shù)的任意波形發(fā)生器研究.浙江大學(xué),2002.[4]Altera公司.QuartusII.簡易用戶使用入門指南[5]王金明.數(shù)字系統(tǒng)設(shè)計與VerilogHDL教程.第二版，2005

附錄Wave_gen.v程序如下：moduleWave_gen(address,inclk,select,freq);output[8:0] address;//輸出控制ROM的地址input inclk;//系統(tǒng)始終，時間應(yīng)該保證D/A能轉(zhuǎn)換完畢input[1:0] select;//波形選擇，具體值代表的波形見下面定義input[3:0] freq;//控制輸出波形的頻率reg[7:0] Qout;reg[8:0] address;reg[7:0] k,m;parameter sina_wave=2'b00,swat_wave=2'b01, squr_wave=2'b10,trig_wave=2'b11;always@(posedgeinclk)begin case(select) sina_wave:begin if(select==1)address<=128; if(select==2)address<=256; if(select==3)address<=384; if(freq==0||freq==1) begin if(address>=127)address<=0; else address<=address+1; end else begin k<=127/freq; m<=freq*k; if(address>=m) address<=0; else address<=address+freq; end end swat_wave:begin if(select==0)address<=0; if(select==2)address<=256; if(select==3)address<=384; if(address<128)address<=128; else begin if(freq==0||freq==1) begin if(address>=255)address<=128; else address<=address+1; end else begin k<=127/freq; m<=freq*k; if