CMOS模擬電路基本單元(課件3)

CMOS模擬電路基本單元(課件3)第一頁，共49頁。CMOS模擬集成電路基本單元一、模擬開關二、有源電阻三、電流源和電流沉四、電流鏡五、CMOS基本放大器六、CMOS差分放大器七、CMOS基準源八、CMOS振蕩器第二頁，共49頁。一、模擬開關模擬開關在模擬集成電路設計中具有非常重要的作用；分為NMOS模擬開關和CMOS模擬開關；對于NMOS模擬開關，當控制信號C的電壓為電源電壓時，要求Vout≈Vin，即要求NMOS晶體管工作在深度線性區(qū)。

第三頁，共49頁。NMOS模擬開關非理想模型VOS表示模擬開關的失調電壓，表示開關導通且電流為零時，端點A和B之間存在的電壓。IOFF表示開關關斷時流過的漏電流。CA、CB、CAB和CBC分別表示開關端點對地的寄生電容，對模擬信號采樣保持電路性能有較大的影響。

NMOS模擬開關的非理想模型即三端網絡，端口A和B為開關的輸入輸出端，C為電壓控制端。理想情況下，RON為零，而ROFF為無窮大。為了降低總諧波失真，RON與控制電壓的關系應為線性關系。第四頁，共49頁。NMOS模擬開關的導通電壓-電流特性當NMOS模擬開關處于導通狀態(tài)時，其溝道電流為

0<VDS<VGS-VT導通電阻為

當NMOS模擬開關處于關斷狀態(tài)時，即VGS<VT，如VDS≈0，則iDS=IOFF=0；如VDS>0，則ROFF≈1/iDSλ=1/IOFFλ≈∞。第五頁，共49頁。NMOS模擬開關的導通電壓-電流特性W＝L＝3μm

VGS一定時，溝道電流隨著VDS增加而線性增加；當VDS一定時，溝道電流隨著VGS增加而增加。

多種寬長比NMOS模擬開關導通電阻與VGS之間的關系，當VGS一定時，導通電阻隨著W/L的增加而減??；當W/L一定時，導通電阻隨著VGS增加而減小。

第六頁，共49頁。NMOS模擬開關的非理想效應及解決方法動態(tài)范圍小和時鐘饋通效應;時鐘饋通效應主要是NMOS寄生電容所造成的，當控制信號發(fā)生較高頻率的變化時，寄生電容CGS和CGD使NMOS的柵極分別和源/漏極耦合，產生輸出失調；CMOS模擬開關是比較理想的技術，能有效提高開關動態(tài)范圍，減小時鐘饋通效應；第七頁，共49頁。二、有源電阻CMOS模擬集成電路會采用大量的電阻，一般采用阱、擴散和多晶（Poly）實現精確的電阻值。在負載等應用中，其電阻值不需要很精確，只要求保證其值的量級，所以可以采用MOS器件實現電阻，并能保證非常小的版圖面積。

第八頁，共49頁。有源電阻分壓電路及并聯(lián)電阻第九頁，共49頁。三、電流源和電流沉電流沉與電流源電路是兩端元件，其電流值受柵電壓控制，和加在MOS兩端的電壓無關。一般來說，電流沉的負端電壓接VSS，而電流源的正端電壓接Vdd。MOS工作在飽和區(qū)。

第十頁，共49頁。電流源電流源的源漏電壓應大于VMIN才能正常工作

需要改進之一：增加小信號輸出電阻，使輸出電流更加穩(wěn)定；需要改進之二：減小VMIN的值，使得電流沉或電流源能在較寬的輸出電壓范圍V內工作。目前增加輸出電阻的最有效方法之一是采用Cascode結構。

第十一頁，共49頁。電流源輸出電阻提高技術第十二頁，共49頁。電流源輸出電阻提高技術——Cascode第十三頁，共49頁。四、電流鏡（電流放大器）基本原理：如果兩個NMOS（PMOS）的柵源電壓相同，則溝道電流也相同。

第十四頁，共49頁。NMOS基本電流鏡電路及特性（1）輸出輸入電流比值是MOS晶體管尺寸的比例關系，完全由集成電路設計人員控制；（2）當NMOS處于飽和態(tài)工作時，輸出電流是隨著VDS2的增加而近似線性增加的，而不是完全等于輸入電流

第十五頁，共49頁。MOS電流鏡的非理想效應MOS晶體管幾何尺寸不匹配。集成電路光刻工藝、腐蝕及橫向擴散所引入的誤差會是晶體管的幾何尺寸不匹配，直接影響電流鏡的比例電流關系。MOS晶體管閾值電壓不匹配。在集成電路工藝中，MOS晶體管的柵氧化層存在線性梯度誤差和隨機誤差，使得相同尺寸的MOS晶體管閾值電壓存在不匹配，影響電流鏡的比例電流關系。溝道長度調制效應。特別是亞微米及深亞微米電流鏡的短溝道調制效應第十六頁，共49頁。Wilson電流鏡

當NMOS處于飽和態(tài)工作時，輸出電流是隨著VDS2的增加而近似線性增加的，而不完全等于輸入電流。解決方法是Wilson或Cascode電流鏡；Wilson電流鏡利用電流負反饋增加其輸出電阻；如果輸出電流增加，則通過M2的電流也增加，而且由于M1和M2的鏡像關系使輸入電流也增加如果輸入電流保持不變，當輸出電流增加時，M3的柵電壓減小，抑制輸出電流增加，所以保持了輸出電流的恒定性

第十七頁，共49頁。CascodeNMOS電流鏡第十八頁，共49頁。五、CMOS基本放大器放大器是集成電路的最基本單元電路之一；

用于提高模擬電路的驅動能力，也可以應用于于反饋系統(tǒng)；基本CMOS模擬放大器，包括共源、共柵、共漏及Cascade放大器；掌握CMOS基本模擬放大器的電路結構、小信號模型、增益及輸出電阻簡化公式第十九頁，共49頁。CMOS共源放大器

共源放大器是將MOS晶體管的柵源電壓變化轉換成小信號漏極電流，小信號漏電流流過負載電阻產生輸出電壓。

第二十頁，共49頁。CMOS共源放大器第二十一頁，共49頁。CMOS共源放大器由于NMOS在線性區(qū)的跨導會下降，所以我們必須保證NMOS工作在飽和區(qū)

增加NMOS的W/L或減小源漏電流或增大RD的壓降都可以提高共源放大器的小信號增益；常采用有源負載或電流源作為負載，以增加等效電阻值，增加輸出電壓擺幅第二十二頁，共49頁。CMOS共漏放大器對于共源放大器來說，要獲得高電壓增益，必須提高負載電阻;如果共源放大器驅動底阻抗負載工作時，為了減小信號電平的損失，必須在共源放大器后級引入緩沖器，一般采用共漏放大器作為緩沖器，所以共漏放大器又稱為源極跟隨器。共漏放大器利用柵極接收輸入信號，利用源極驅動負載，使源極輸出電壓跟隨柵極電壓。

第二十三頁，共49頁。CMOS共漏放大器當Vin<VTN時，NMOSM1截止，輸出電壓Vout等于零;隨著輸入電壓的增大并超過VTN，M1由導通進入飽和工作狀態(tài)，Vout開始隨著輸入電壓的增加而增加;進一步增大Vin，Vout將跟隨Vin變化，輸入和輸出電壓之間差值為VGS

共漏放大器的輸入－輸出特性可以表示為

第二十四頁，共49頁。CMOS共柵放大器在共源放大器和共漏放大器電路中，輸入信號都是加在MOS晶體管的柵極，根據MOS晶體管的特性，將輸入信號加在源極也是可以實現放大功能的，而共柵放大器就是利用這個特性所實現的當輸入電壓Vin較大時，即Vin≥Vb-VTH時，NMOS晶體管M1處于關斷狀態(tài)，輸出電壓Vout等于VDD

第二十五頁，共49頁。CMOS共柵放大器當Vin<Vb-VTH時，M1開始進入飽和工作狀態(tài)，其源漏電流為進一步減小Vin，Vout逐漸減小，M1開始進入線性區(qū)，即如果M1工作在飽和區(qū)，則輸出電壓為

第二十六頁，共49頁。CMOS共源共柵放大器共柵放大器將輸入電流信號轉換成輸出電流，而共源放大器則將輸入電流信號轉換成輸出電壓如將共源放大器和共柵放大器級聯(lián)使用則組成共源共柵放大器，即級聯(lián)三極管（Cascode）放大器NMOSM1產生與輸入電壓Vin成正比的小信號漏電流，M2將漏電流轉換成輸出電壓Vout，所以M1為輸入器件，M2為共源共柵器件。

第二十七頁，共49頁。CMOS共源共柵放大器為了保證輸入器件M1工作在飽和區(qū)，必須滿足VX≥Vin－VTH1

假如M1和M2都處于飽和區(qū)，則VX主要由偏置電壓Vb決定：VX＝Vb－VGS2，所以必須保證Vb－VGS2≥Vin－VTH1，即Vb≥Vin－VTH1＋VGS2為了保證共源共柵器件M2工作在飽和區(qū)，必須滿足Vout≥Vb－VTH2，為了保證M1和M2都處于飽和區(qū)，則必須滿足Vout≥Vin－VTH1＋VGS2－VTH2，但是M2的增加會使放大器的輸出電壓擺幅減小第二十八頁，共49頁。CMOS共源共柵放大器當Vin<VTH1時，M1和M2處于截止狀態(tài)，Vout=VDD，VX≈Vb－VTH2；當Vin≥VTH1時，M1將輸入電壓轉換成漏電流，并使輸出電壓Vout下降，但漏電流的增加使M2的柵源電壓VGS2也隨著增加，從而導致VX下降;當Vin繼續(xù)增加，從而導致兩個結果：(1)VX降到比Vin低一個閾值電壓VTH1，使M1進入線性區(qū)；(2)Vout降到比偏置電壓Vb低一個閾值電壓VTH2，使M2進入線性區(qū)。如果Vb比較低的時候，M1會先進入線性區(qū)；如果M2進入深線性區(qū)，VX和Vout將近似相等。Cascode放大器的一個重要特性就是輸出阻抗很高，M2將M1的輸出阻抗提高至原來的（gm2+gmb2）RO2倍，其中RO2為M2的輸出阻抗第二十九頁，共49頁。六、CMOS差分放大器在現代模擬集成電路設計中，CMOS差分放大器是一種應用非常廣泛的子電路；差分放大器只對兩個不同電壓的差進行放大而不管其共模值；在CMOS差分放大器中，最嚴重的是電壓失調，其主要由MOS晶體管尺寸的不匹配性及工藝偏差等因素造成的；如果將差分放大器的兩個輸入端連在一起，在輸出端所測到的電壓為輸出失調電壓。如果將這個電壓除以放大器的差分電壓增益，所得到的失調電壓稱為輸入失調電壓；在實際集成電路設計中，一般將直接測到的輸出失調電壓稱為失調電壓，CMOS差分放大器的失調電壓一般為2~20mV；第三十頁，共49頁。CMOS差分放大器

第三十一頁，共49頁。NMOS輸入CMOS差分放大器工作原理NMOS晶體管M1和M2作為差分放大器的輸入器件，ISS是電流沉，PMOS晶體管M3和M4構成電流鏡分別作為M1和M2的負載。如果M3和M4完全匹配，則M1的源漏電流大小就決定了M3電流的大小，并將電流鏡像到M4。如果VGS1＝VGS2，則M1和M2的電流相等，輸出電流iout等于零；如果VGS1>VGS2，由于ISS＝iD1＋iD2，iD1相對iD2要增加，iD1的增大意味著電流iD3和iD4也增加，根據基爾霍夫電流定律（KCL），iD2應小于iD4，即輸出電流iout>0；如果VGS1<VGS2，同樣輸出電流iout<0

第三十二頁，共49頁。CMOS差分放大器的大信號特性假設M1和M2工作在飽和態(tài)，且M1和M2尺寸完全匹配，則大信號性能的關系式為

可以解出iD1和iD2CMOS差分放大器的大信號轉移特性曲線

第三十三頁，共49頁。CMOS差分放大器的電壓電流轉移以上分析中采用差分輸入電壓VID來表示iD1和iD2，是電壓－電流轉移函數，但它和電壓轉移函數一樣是很有用處的，所以CMOS差分放大器也是差分跨導放大器（OTA），大信號轉移特性曲線的斜率為CMOS差分放大器的跨導。將式iD1對VID取導數，并令VID＝0，求得CMOS差分放大器的單邊差分跨導為

當ISS增加時，差分跨導也增加，即直流參數可以控制小信號特性對于差分輸入、差分輸出的雙邊跨導gmd為當ID=ISS/2時，雙邊跨導等于單邊跨導的兩倍

負載電阻為RL

第三十四頁，共49頁。CMOS差分放大器電壓轉移特性

圖為NMOS輸入差分放大器的模擬電壓轉移特性曲線，其中VDD＝5V，VSS＝-5V，輸入晶體管M1的柵電壓V＋，M2的柵電壓V－分別為-1V、0V和1V當輸入器件都處于飽和特性時，曲線為近似線性，此時的VID較??；共模輸入電壓對轉移特性，特別是輸出信號擺幅有明顯的影響.第三十五頁，共49頁。CMOS差分放大器輸入共模電壓特性M1或M2的最小輸入電壓為當M1飽和時，VDS1的最小絕對值為VGS3代入

采用同樣的方法分析得到M1的最大輸入電壓要獲得最大的共模輸入電壓范圍，應盡可能增加M1和M3的寬長比，并盡量減小VDS5的絕對值。所以，ISS變得越小，則輸入共模電壓范圍就越大

第三十六頁，共49頁。CMOS差分放大器的小信號特性圖為NMOS輸入CMOS差分放大器的小信號等效電路，用于器件完全匹配的差分放大器分析，其中輸入NMOS晶體管的M1和M2的源極是交流地電位。

如果假設差分放大器沒有負載，則當輸出級和交流地短路時，其差分跨導增益為

其中

第三十七頁，共49頁。CMOS差分放大器的小信號特性無負載差分電壓增益可以由差分放大器的小信號輸出電阻rout決定：其中gmd=gm1=gm2

假設（W/L）1,2=10/10um，ISS＝10uA，則NMOS輸入差分放大器的小信號電壓增益約為87，而PMOS輸入差分放大器的小信號增益為60，兩者的差別是由電子和空穴不同遷移率所造成的。

CMOS差分放大器的頻率響應主要由電路各節(jié)點的寄生電容所決定，圖中的虛線電容為等效寄生電容，其中C1包括Cgd1、Cbd1、Cbd3、Cgs3和Cgs4，C2包括Cbd2、Cbd4、Cgd2和負載電容CL，C3只包括Cgd4。為了簡化分析，假設C3為零。

第三十八頁，共49頁。CMOS差分放大器的小信號特性電壓轉移函數為

其中

假設

頻率響應可以簡化為

頻率響應一級分析表明，在輸出端有一個由（gds2+gds4）/C2決定的單極點。

CMOS差分放大器的轉換速率（SR）與ISS值和輸出端到交流地之間地電容有關

第三十九頁，共49頁。七、CMOS基準源在模/數轉換器(ADC)、數/模轉換器(DAC)等混合信號集成電路設計中，基準源電路設計是關鍵子電路之一；帶隙基準源是目前應用最廣泛、性能最優(yōu)化的基準源電路，可以實現高性能的電壓基準源、電流基準源及與溫度正比（PTAT）基準源；電源靈敏度SVDD和溫度系數TC；

第四十頁，共49頁。簡單基準源不同電位的分壓電路可以實現簡單的基準電壓源，其中無源器件和有源器件都可構成分壓電路

（a）有源基準源（b）PN結基準源（c）改進的PN結基準源

第四十一頁，共49頁。VTCMOS基準源由于有源器件兩端的電壓靈敏度小于1，所以如果有源器件上的電壓用于產生基本電流，則可以得到一個與電源電壓VDD無關的電流和電壓?；谶@種技術所實現的基準源為VT基準源，又稱為自舉基準源圖是基于CMOS工藝所實現的VT基準源電路，其中電流鏡M3和M4使電流I1和I2相等，I1流過M1產生電壓VGS1，I2流過電阻R產生壓降I2R，由于VGS1＝I2R，所以形成平衡點。第四十二頁，共49頁。VTCMOS基準源VT基準源的平衡點方程為

迭代求出基本電流I1和I2不隨VDD的變化而變化，所以基本電流對VDD的靈敏度基本為零。所以要獲得基準電壓或基準電流，則只要通過M5取鏡像電流，串聯(lián)電阻即可獲得基準電壓。在實際集成電路設計中，VT基準源存在兩個平衡點，即零點和平衡點Q。為了防止電路工作在不恰當的平衡點，需要額外增加啟動電路。如果電路工作在零點，則I1和I2均為零，但是M7可以向M1提供一個電流使電路移到平衡點Q工作。當電路接近Q點時，M7的源電壓增加使得通過M7的電流減小。工作在Q點時，通過M1的電流基本上等于M3的電流。

第四