CPLDFPGA可編程邏輯器件實(shí)例教學(xué)一數(shù)據(jù)選擇器

CPLDFPGA可編程邏輯器件實(shí)例教學(xué)一數(shù)據(jù)選擇器第一頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器（也稱多路選擇器）第二頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器集成電路74LS153第三頁(yè)，共23頁(yè)。4選1數(shù)據(jù)選擇器的

行為/功能描述有4路輸入端口(d0,d1,d2,d3)，并且在任一時(shí)刻有且僅有其中的一路與輸出端口相連。哪路輸入作為輸出是由另外兩個(gè)輸入選擇信號(hào)(s1,s0)確定的。（如何確定？）請(qǐng)思考后說出來當(dāng)s1、s0等于”00”時(shí)，d0與輸出端相連；當(dāng)s1、s0等于”01”時(shí)，d1與輸出端相連；當(dāng)s1、s0等于”10”時(shí)，d2與輸出端相連；當(dāng)s1、s0等于”11”時(shí)，d3與輸出端相連；第四頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——庫(kù)引用引用IEEE庫(kù)引用IEEE庫(kù)中的std_logic_1164程序包libraryieee;useieee.std_logic_1164.all???第五頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——實(shí)體實(shí)體名:mux44路輸入端口名：d0、d1、d2、d3選擇信號(hào)輸入端口名：s0、s1輸出端口名：qentity

mux4

isport(

d0,d1,d2,d3:instd_logic;

s0,s1:instd_logic;

q:outstd_logic;);endmux4;第六頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——結(jié)構(gòu)體architecture

mux4_stru

of

mux4

isbeginendmux4_stru;第七頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——結(jié)構(gòu)體（相關(guān)語(yǔ)法）VHDL數(shù)據(jù)對(duì)象VHDL語(yǔ)言中用于進(jìn)行賦值等操作的客體數(shù)據(jù)對(duì)象包括以下三種：信號(hào)、變量、常量。信號(hào)是數(shù)據(jù)連接和通信的方式。（實(shí)體的端口也是一種信號(hào)）聲明一個(gè)新的信號(hào)的語(yǔ)法：signal

信號(hào)名:信號(hào)類型；信號(hào)的賦值信號(hào)名<=表達(dá)式；復(fù)習(xí)第八頁(yè)，共23頁(yè)。實(shí)體實(shí)體描述的可以是一個(gè)完整的電路、電路的某個(gè)組成模塊。實(shí)體描述電路的外部特性：端口說明語(yǔ)法格式

entity

實(shí)體名稱

is

port( 端口名：信號(hào)模式信號(hào)類型； …

);

end

實(shí)體名稱；第九頁(yè)，共23頁(yè)。信號(hào)類型bit、std_logic、integer、bit_vector、std_logic_vectorstd_logic：標(biāo)準(zhǔn)邏輯位，該信號(hào)類型有8種取值：‘X’--強(qiáng)未知‘0’

--強(qiáng)0‘1’

--強(qiáng)1‘Z’--高阻態(tài)‘W’--弱未知‘L’--弱0‘H’--弱1‘_’--無關(guān)端口的信號(hào)類型第十頁(yè)，共23頁(yè)。std_logic_vector標(biāo)準(zhǔn)邏輯矢量就是標(biāo)準(zhǔn)邏輯位類型std_logic的數(shù)組，用于信號(hào)的組合。其中的每個(gè)信號(hào)都是標(biāo)準(zhǔn)邏輯位std_logic類型。信號(hào)聲明舉例：signal

DATA：std_logic_vector(2downto0);P0:instd_logic_vector(7downto0);信號(hào)類型第十一頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——結(jié)構(gòu)體（相關(guān)語(yǔ)法）連接操作符“&”可以將同類型的信號(hào)組合起來，構(gòu)造一個(gè)數(shù)組。例如：signalDATA:std_logic_vector(3downto0);signalA,B,C:std_logic;DATA<=A&B&C;第十二頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——結(jié)構(gòu)體（相關(guān)語(yǔ)法）條件信號(hào)賦值“when…else”語(yǔ)法格式:賦值目標(biāo)信號(hào)<=表達(dá)式

when

賦值條件

else

表達(dá)式

when

賦值條件

else表達(dá)式

when

賦值條件

else …表達(dá)式

；表示當(dāng)某一賦值條件滿足時(shí)，就將該項(xiàng)的表達(dá)式的值賦給目標(biāo)信號(hào)。在賦值過程中存在優(yōu)先級(jí)順序，前面的賦值條件優(yōu)先判斷。第十三頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——結(jié)構(gòu)體（相關(guān)語(yǔ)法）關(guān)系操作符“=”將相同類型的數(shù)據(jù)對(duì)象進(jìn)行數(shù)值比較看是否相等構(gòu)成賦值條件表達(dá)式例如：signalA1:std_logic;A1=‘1’;第十四頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼編寫

——完整結(jié)構(gòu)體部分的代碼architecture

mux4_stru

of

mux4

issignalsel:std_logic_vector(1downto0);begin

sel<=s1&s0;

q<=d0

when

sel=“00”else

d1

when

sel=“01”else

d2

when

sel=“10”else

d3

when

sel=“11”elseendmux4_stru;第十五頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼

——綜合結(jié)果第十六頁(yè)，共23頁(yè)。數(shù)據(jù)選擇器VHDL代碼

——綜合結(jié)果第十七頁(yè)，共23頁(yè)。XilinxXC9500CPLD開發(fā)板第十八