第2講可編程邏輯器件

第2講可編程邏輯器件第一頁(yè)，共51頁(yè)。1998年世界十大PLD公司第2講

FPGA/CPLD器件第二頁(yè)，共51頁(yè)。2.1PLD器件概述2.2PLD的基本原理與結(jié)構(gòu)2.3低密度PLD的原理與結(jié)構(gòu)2.4CPLD的原理與結(jié)構(gòu)2.5FPGA的原理與結(jié)構(gòu)2.6FPGA/CPLD的編程元件2.7邊界掃描測(cè)試技術(shù)2.8FPGA/CPLD的編程與配置2.9FPGA/CPLD器件概述2.10FPGA/CPLD的發(fā)展趨勢(shì)內(nèi)容第2講

FPGA/CPLD器件

第三頁(yè)，共51頁(yè)。2.1PLD器件概述PLD的發(fā)展歷程熔絲編程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

CPLD器件

內(nèi)嵌復(fù)雜功能模塊的SoPC第四頁(yè)，共51頁(yè)。PLD器件(ProgrammableLogicDevice)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLD(ErasableProgrammableLogicDevice)FPGA(FieldProgrammableGateArray）CPLD（ComplexProgrammableLogicDevice）ISP(InSystemProgrammable)第五頁(yè)，共51頁(yè)。PLD按集成度分類(lèi)一般將GAL22V10（500門(mén)~750門(mén)）作為簡(jiǎn)單PLD和高密度PLD的分水嶺第六頁(yè)，共51頁(yè)。四種SPLD器件的區(qū)別

第七頁(yè)，共51頁(yè)。1.PLD器件按可以編程的次數(shù)可以分為兩類(lèi)：(1)一次性編程器件（OTP，OneTimeProgrammable）(2)可多次編程器件OTP類(lèi)器件的特點(diǎn)是：只允許對(duì)器件編程一次，不能修改，而可多次編程器件則允許對(duì)器件多次編程，適合于在科研開(kāi)發(fā)中使用。PLD按按編程特點(diǎn)分類(lèi)第八頁(yè)，共51頁(yè)。(1)熔絲（Fuse）(2)反熔絲（Antifuse）編程元件(3)紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，(EEPROM、快閃存儲(chǔ)器（FlashMemory）），目前多數(shù)CPLD采用此類(lèi)編程(5)靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，目前多數(shù)FPGA

采用此類(lèi)編程2.按編程元件和編程工藝分類(lèi)非易失性器件易失性器件第九頁(yè)，共51頁(yè)。3.按結(jié)構(gòu)特點(diǎn)分類(lèi)（1）基于乘積項(xiàng)結(jié)構(gòu)的PLD器件所有的低密度PLD器件——PROM/PLA/PAL/GAL

EPLD/絕大多數(shù)CPLD

特點(diǎn)：與或陣列結(jié)構(gòu)；掉電數(shù)據(jù)不丟失；容量小(2)基于查找表結(jié)構(gòu)的PLD器件絕大多數(shù)FPGA器件

特點(diǎn)：SRAM結(jié)構(gòu)；掉電數(shù)據(jù)丟失，需外掛存儲(chǔ)器；容量大第十頁(yè)，共51頁(yè)。2.2PLD的基本原理與結(jié)構(gòu)PLD器件的原理結(jié)構(gòu)圖

邏輯部件（邏輯門(mén)/觸發(fā)器等）和可編程開(kāi)關(guān)輸入輸出邏輯部件和可編程開(kāi)關(guān)構(gòu)成PLD器件

第十一頁(yè)，共51頁(yè)。數(shù)字電路符號(hào)表示

數(shù)字邏輯電路的兩種國(guó)標(biāo)符號(hào)對(duì)照

PLD電路的表示方法

第十二頁(yè)，共51頁(yè)。PLD電路符號(hào)表示

PLD的輸入緩沖電路

PLD與陣列表示PLD或陣列表示第十三頁(yè)，共51頁(yè)。PLD連接表示法第十四頁(yè)，共51頁(yè)。2.3低密度PLD的原理與結(jié)構(gòu)PROM

PROM的邏輯陣列結(jié)構(gòu)

第十五頁(yè)，共51頁(yè)。PROM

PROM表達(dá)的PLD陣列圖第十六頁(yè)，共51頁(yè)。PROM

用PROM完成半加器邏輯陣列

第十七頁(yè)，共51頁(yè)。PLAPLA邏輯陣列示意圖

第十八頁(yè)，共51頁(yè)。PAL

PAL結(jié)構(gòu)

PAL的常用表示

第十九頁(yè)，共51頁(yè)。PALPAL22V10部分結(jié)構(gòu)圖第二十頁(yè)，共51頁(yè)。

GAL22V10的OLMC結(jié)構(gòu)第二十一頁(yè)，共51頁(yè)。CPLD器件的結(jié)構(gòu)2.4CPLD的原理與結(jié)構(gòu)第二十二頁(yè)，共51頁(yè)。CPLD器件宏單元內(nèi)部結(jié)構(gòu)示意圖第二十三頁(yè)，共51頁(yè)。典型CPLD器件的結(jié)構(gòu)

MAX7000S器件的內(nèi)部結(jié)構(gòu)

第二十四頁(yè)，共51頁(yè)。

MAX7000S器件的宏單元結(jié)構(gòu)第二十五頁(yè)，共51頁(yè)。MispLSI1032器件的GLB的結(jié)構(gòu)第二十六頁(yè)，共51頁(yè)。XC9500器件的宏單元結(jié)構(gòu)

第二十七頁(yè)，共51頁(yè)。2.5FPGA的原理與結(jié)構(gòu)

查找表結(jié)構(gòu)

第二十八頁(yè)，共51頁(yè)。查找表原理第二十九頁(yè)，共51頁(yè)。查找表結(jié)構(gòu)

4輸入LUT及內(nèi)部結(jié)構(gòu)圖

第三十頁(yè)，共51頁(yè)。FPGA器件的內(nèi)部結(jié)構(gòu)示意圖

第三十一頁(yè)，共51頁(yè)。典型FPGA的結(jié)構(gòu)

XC4000器件的CLB結(jié)構(gòu)第三十二頁(yè)，共51頁(yè)。

Cyclone器件的LE結(jié)構(gòu)（普通模式）典型FPGA的結(jié)構(gòu)

第三十三頁(yè)，共51頁(yè)。邊界掃描電路結(jié)構(gòu)

為了解決超大規(guī)模集成電路（VLSI）的測(cè)試問(wèn)題，自1986年開(kāi)始，IC領(lǐng)域的專家成立了“聯(lián)合測(cè)試行動(dòng)組”（JTAG，JointTestActionGroup），并制定出了IEEE1149.1邊界掃描測(cè)試（BST，BoundaryScanTest）技術(shù)規(guī)范2.7邊界掃描測(cè)試技術(shù)

第三十四頁(yè)，共51頁(yè)。引

腳描

述功

能TDI測(cè)試數(shù)據(jù)輸入(TestDataInput)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出(TestDataOutput)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。TMS測(cè)試模式選擇(TestModeSelect)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來(lái)之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入(TestClockInput)時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。邊界掃描IO引腳功能第三十五頁(yè)，共51頁(yè)。2.8FPGA/CPLD的編程與配置未編程前先焊接安裝減少對(duì)器件的觸摸和損傷不計(jì)較器件的封裝形式系統(tǒng)內(nèi)編程--ISP樣機(jī)制造方便支持生產(chǎn)和測(cè)試流程中的修改在系統(tǒng)現(xiàn)場(chǎng)重編程修改允許現(xiàn)場(chǎng)硬件升級(jí)迅速方便地提升功能ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性第三十六頁(yè)，共51頁(yè)。下載接口引腳信號(hào)名稱

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND2.8FPGA/CPLD的編程與配置USB-Blaster下載電纜第三十七頁(yè)，共51頁(yè)。JTAG方式的在系統(tǒng)編程

CPLD編程下載連接圖

第三十八頁(yè)，共51頁(yè)。JTAG方式的在系統(tǒng)編程多個(gè)MAX器件的JTAG鏈配置方式第三十九頁(yè)，共51頁(yè)。FPGA器件的配置Cyclone器件的AS模式配置電路

第四十頁(yè)，共51頁(yè)。FPGA專用配置器件

EPCS器件配置FPGA的電路原理圖

第四十一頁(yè)，共51頁(yè)。使用單片機(jī)配置FPGA

微處理器PS模式配置FPGA的電路連接圖

第四十二頁(yè)，共51頁(yè)。2.9FPGA/CPLD器件概述Lattice公司CPLD器件系列ispLSI器件的結(jié)構(gòu)與特點(diǎn)

（1）采用UltraMOS工藝。（2）系統(tǒng)可編程功能，所有的ispLSI器件均支持ISP功能。（3）邊界掃描測(cè)試功能。（4）加密功能。（5）短路保護(hù)功能。第四十三頁(yè)，共51頁(yè)。2.9FPGA/CPLD器件概述

Lattice公司CPLD器件系列ispMACH4000系列

LatticeEC&ECP系列

ispMACH4000系列CPLD器件有3.3V、2.5V和

1.8V三種供電電壓，分別屬于

ispMACH4000V、ispMACH4000B和

ispMACH4000C器件系列。

第四十四頁(yè)，共51頁(yè)。2.9FPGA/CPLD器件概述

Xilinx公司的FPGA和CPLD器件系列

1.Virtex-4系列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件系列

3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM5.Xilinx的IP核

第四十五頁(yè)，共51頁(yè)。2.9FPGA/CPLD器件概述

Altera公司FPGA和CPLD器件系列

1.StratixII系列FPGA2.Stratix系列FPGA3.ACEX系列FPGA4.FLEX系列FPGA5.MAX系列CPLD6.Cyclone系列FPGA低成本FPGA7.CycloneII系列FPGA8.MAXII系列器件

9.Altera宏功能塊及IP核

第四十六頁(yè)，共51頁(yè)。2.10FPGA/CPLD的發(fā)展趨勢(shì)

1）向大規(guī)模、高集成度方向進(jìn)一步發(fā)展

2）向低電壓、低功耗的方向發(fā)展

3）向高速可預(yù)測(cè)延時(shí)的方向發(fā)展

4）在PLD器件內(nèi)嵌入更多功能模塊

5）向模數(shù)混合可編程方向發(fā)展

第四十七頁(yè)，共51頁(yè)。FPGA:SRAM工藝；直接燒寫(xiě)程序掉電后程序丟失；理論上擦寫(xiě)100萬(wàn)次以上；一般使用需要外掛EEPROM，可以達(dá)到幾百萬(wàn)門(mén)電路。比如ALTERA公司的APEX、FLEX、ACEX、STRATIX、CYCLONE系列。CPLD:EPPROM或FLASH工藝；直接燒寫(xiě)程序調(diào)電后程序不會(huì)消失；一般可以擦寫(xiě)幾百次，并且一般宏單元在512以下。比如ALTERA的MAX3000/5000/7000/9000和CLASSIC系列）選擇CPLD還是FPGA？第四十八頁(yè)，共51頁(yè)。CPLD組合邏輯的功能很強(qiáng)，一個(gè)宏單元就可以分解十幾個(gè)甚至20－30多個(gè)組合邏輯輸入。而FPGA的一個(gè)LUT只能處理4輸入的組合邏輯，因此，CPLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。

FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬(wàn)，CPLD一般只能做到512個(gè)邏輯單元，而且如果用芯片價(jià)格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于CPLD。所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么使用FPGA就是一個(gè)很好選擇。

對(duì)于初學(xué)者，一般使用CPLD，因?yàn)镃PLD芯片價(jià)格低；許多CPLD為5V，可以直接和CMOS以及TTL電路電壓兼容，不必考慮電源轉(zhuǎn)換問(wèn)題；CPLD很多芯片的封裝的是PLCC，插拔很方便，而FPGA一般是QFP封裝，一旦損壞，很難從系統(tǒng)電路上取下。但對(duì)于產(chǎn)品開(kāi)發(fā)適合選用FPGA。選擇CPLD還是FPGA？第四十九頁(yè)，共51頁(yè)。習(xí)題2

2.1PLA和PAL在結(jié)構(gòu)上有什么區(qū)別？2.2說(shuō)明GAL的OLMC有什么特點(diǎn)，它怎樣實(shí)現(xiàn)可編程組合電路和時(shí)序電路？2.3簡(jiǎn)述基于