FPGA技術在軟件無線電模型中實現了運用

精品文檔-下載后可編輯FPGA技術在軟件無線電模型中實現了運用1引言

由于是對射頻信號直接進行采樣，結構簡潔，并把模擬電路部分減小到限度，無疑是理想的方式，但這種結構不僅對A/D轉換器的性能如轉換速率、工作帶寬、動態(tài)范圍提出了非常高的要求，同時對后續(xù)DSP或ASIC的處理速度要求過高，以至于無法實現；寬帶中頻采樣的軟件無線電結構與目前的中頻數字化接收機（發(fā)射機）的結構是類似的，都采用了多次混頻體制，在適當的中頻位置進行數字化。

軟件無線電的基本思想是以一個通用、標準、模塊化的硬件平臺為依托，通過軟件編程來實現無線電臺的各種功能，從基于硬件、面向用途的電臺設計方法中解放出來。功能的軟件化實現勢力要求減少功能單一、靈活性差的硬件電路，尤其是減少模擬環(huán)節(jié)，把數字化處理（A/D和D/A變換）盡量靠近天線。軟件無線電強調體系結構的開放性和全面可編程性，通過軟件更新改變硬件配置結構，實現新的功能。軟件無線電采用標準的、高性能的開放式總線結構，以利于硬件模塊的不斷升級和擴展。

2單信道軟件無線電數學模型

單信道軟件無線電接收機和發(fā)射機的數學模型如圖1所示。以接收機為例，將數字處理流程分為兩部分：一是數字下變頻部分，包含NCO、混頻器、低通濾波以及抽取濾波器；二是基帶信號處理部分，包含解調、譯碼、自適應均衡、幀調整、比特調整和鏈路去加密等算法。數字下變頻單元的功能一是進行頻譜搬移，將射頻信號或中頻信號轉換為零中頻信號；二是降低采樣速率，將滿足射頻或中頻采樣定理的高速采樣信號降低為低速基帶采樣信號。

就目前器件的發(fā)展水平，要想實現完全的射頻數字化，幾乎還不太可能，所以研究的重點往往放在中頻數字化上。根據上面的分析，中頻數字化中基帶信號處理部分由于處在較低速率上，一般采用通用DSP方案實現，通過軟件來實現各種功能；而對于數字變頻部分，它們過高的速率使得通用DSP無能為力，即使像運算速度已高達600MHz的TMS320C64X也不能解決數字中頻的處理。目前，人們已經提出了一些解決關鍵元器件的方法，并已出現了大量的數字中頻產品，像Harris公司的可編程數字上/下變頻器HSP50415、HSP50216等都為軟件無線電的實現奠定了良好的基礎。同時，在另一方面，由于FPGA技術的迅速發(fā)展，超大規(guī)模、高速度的FPGA芯片不斷出現，為實現高速數字信號處理提供了可能，這種FPGA加DSP的設計方法為實現軟件無線電提供了一種更加靈活的方案。

3幾種技術方案的比較

3.1FPGA的發(fā)展現狀

FPGA（FieldProgrammableGateArray）現場可編程門陣列是近10年發(fā)展起來的新型可編程邏輯器件。由于FPGA器件的功能由邏輯結構的配置數據決定，工作前需要從芯片外部加載配置數據。配置數據存儲在片外的EPROM或其它存儲體上，人們可以控制加載過程，在現場修改器件的邏輯功能，即所謂現場編程。FPGA與CPLD一起在數字電路中發(fā)揮著巨大的作用。FPGA技術的發(fā)展可以從的FPGA生產廠商Xillinx公司推出的產品看出，無論是在規(guī)模、處理速度還是功耗上，都得到了長足的進步

3.2FPGA與ASIC的比較

下面我們從功耗、體積、成本、現場可編程性以及硅芯片的解決方案等角度分別對高速DSP、ASIC以及FPGA設計方案進行比較，如表1所示。

從表1中可以看出，與ASIC設計方案比較，FPGA具有更大的靈活性。ASIC設計是在集成電路界被認為是一種為專門目的而設計的集成電路。設計系統(tǒng)直接使用可重構的FPGA,不但增加了設計的靈活性。

3.3FPGA與DSP的比較

DSP芯片，也稱數字信號處理器，是一種具有特殊結構的微處理器。DSP芯片的內部采用程序和數據分開的哈佛結構，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP指令，可以用來快速的實現各種數字信號處理算法。但要達到千兆赫量級的時鐘速度所要求的功耗仍然較高，并且其串行處理的結構不可能實現高階的數字濾波器功能（如表2所示）。

4FPGA在數字中頻處理中的應用

根據圖1所示數學模型，FPGA在軟件無線電中的應用主要體現在數字上變頻DUC和數字下變頻DDC中。經過A/D采樣后的信息直接送給FPGA,在FPGA中完成本地混頻，把中頻信號搬移到基帶信號，然后經過低通濾波和多級抽取濾波，降低信息的采樣速率，由FPGA送至通用DSP,實現基帶信號的調制解調；對于數字上變頻結構，和下變頻有完全對稱的結構。

4.1本地頻率產生器和混頻器

DDC結構中個環(huán)節(jié)就是要實現本地數字混頻，主要由兩個部件完成，一是乘法器，二是數控振蕩器（NCO）。乘法器是數字信號處理中的基本運算單元，在FPGA中設計較為復雜，而且占用資源也比較多，但在具體實現FIR濾波時，往往不采用這種直接的乘累加的形式，以免占用大量的資源；在實現混頻時，由于只需兩個乘法器，而且是在很高的速率下進行，所以不考慮資源的限制。

NCO的硬件結構如圖2所示，主要由相位累加器和SIN/COS表構成。相位累加器產生的相位作為地址去查找ROM表，查到的SIN/COS值即本地載波的數字頻率送至乘法器，完成混頻。在實現NCO時有以下參數值得注意：

·NCO產生數字頻率的精度。此參數與SIN/COS值的位數有關，位數越寬，則精度也就越高，但占用FPGA的資源也就越多。

·載波的同步。如果需要本地載波做到嚴格的同步，則需要額外的鎖相環(huán)結構獲取偏移相位，進行調整。

·NCO輸出頻率的噪聲。噪聲的產生與頻率在時間上量化有關，由于采樣時刻不一定嚴格對齊載波的相位，所以會產生噪聲，但構造更大的正弦或余弦表會減少噪聲分量，這同樣會增加FPGA的資源占用。

4.2抽樣率變換濾波器組

下變頻過程中經過混頻后的信號必須進行抽取濾波，以便降低抽樣速率，使得通用的DSP對基帶信號處理時有充足的時間完成運算；同樣，在上變頻過程中，首先要進行插值濾波，提高抽樣速率，從而實現在IF范圍內頻譜的搬移。根據DDC總抽取因子的大小，我們把數字下變頻分為兩類：即當抽取率大于32時，認為是窄帶下變頻，反之則認為是寬帶下變頻。無論是寬帶還是窄帶，一般都采用FIR結構實現抽取濾波器，但對于窄帶下變頻，由于抽取因子較大，所以其抽取濾波器組也更為復雜一些，對窄帶下變頻作如圖3設計，其中CIC濾波器為整系數濾波器，濾波時無需乘法運算，而半帶濾波器有一半系數為零。

實現FIR濾波功能的基本元素包括乘法器、加法器、延遲單元以及存儲單元等，其中乘法器的設計為復雜。用FPGA技術作乘累加運算通常有移位相加、加法器樹、查詢表和邏輯樹等設計方法，不管采取哪種方法，要實現一個高階的數字濾波器都將占用相當大的資源。相比較來說，采用分布式運算DA算法（DistributedArithmetic）的FPGA設計無論是在邏輯資源占用上，還是處理速度上都具有很大的優(yōu)勢，特別是對于基于SRAM結構的FPGA更加適合于DSP功能的設計。隨著大規(guī)模集成電路技術的發(fā)展，特別是可編程邏輯器件的發(fā)展，DA算法在數字濾波器硬件設計中的研究進一步加強，SDA（串行DA）算法和PDA（并行DA）算法已成為FPGA實現DSP功能為有效的方法。根據DA算法設計的思想，我們進行FIR濾波器設計如圖4所示。

圖4為FIR濾波器實現的串行DA形式，其中S-REG為串行移位寄存器，實現輸入數據的并/串轉換，并由TSB（Time-SkewBuffer）完成數據的移位緩存，產生訪問DALUT的地址；查表后得到的輸出數據由定標ACC單元完成累加，累加的結果即為濾波后的值。SDA算法處理的速度與抽頭系數的大小無關，只與輸入信號的數據位數有關，PDA（并行DA）算法可相應提高信號處理的速度，但它是以犧牲更大的邏輯單元為代價的。為了實現較高性能的濾波器指標，往往需要很多個抽頭，這時DALUT必然會占用很大的空間。

4.3FPGA實現和實驗結果

如圖5所示，中頻A/D、D/A分別采用AD公司的AD9224和AD9764,其中AD9224分辨率為12bit,AD9764為14bit,采樣速率為30.720MHz;DSP選用TI公司的TMS320C5410芯片，處理速度為100MIPS;音頻A/D、D/A由TLV320AIC10實現。該芯片主要完成抽取率為512的DDC功能和插值率同樣為512的DUC功能，而且是在同一片FPGA中實現。FPGA單元與DSP接口的數據速率為60kHz.FPGA開發(fā)工具為XilinxFoundation3.1,編程語言采用VH