OFDM系統(tǒng)中DAGC的應(yīng)用研究及FPGA實現(xiàn)-基礎(chǔ)電子

精品文檔-下載后可編輯OFDM系統(tǒng)中DAGC的應(yīng)用研究及FPGA實現(xiàn)-基礎(chǔ)電子摘要：介紹IDFT／DFT可精度在OFDM系統(tǒng)基帶解調(diào)中的重要性，分析定點化DFT輸入功率對其精度的影響，并在此基礎(chǔ)上采用數(shù)字自動增益控制技術(shù)用于DFT前端，以解決過大輸入信號動態(tài)范圍所造成的DFT輸出信噪比惡化的問題。理論分析、Matlab仿真結(jié)果以及FPGA實現(xiàn)結(jié)果表明，該方法具有可行性、實時性和易實現(xiàn)性，可使DFT輸出信噪比達(dá)到范圍，以滿足0FDM系統(tǒng)基帶解調(diào)的要求；在較大輸入功率情況下，采用DAGc技術(shù)的防溢出方法和經(jīng)典DFT防溢出方法相比，前者使得DFT輸出信噪比提高24dB。

O引言

隨著各種FFT算法的出現(xiàn)，DFT在現(xiàn)代信號處理中起著越來越重要的作用。在B3G和4G移動通信中所采用的0FDM技術(shù)，更是以IDFT／DFT來進(jìn)行OFDM調(diào)制和解調(diào)制，IDFT／DFT的精度直接影響基帶解調(diào)的性能。

在硬件實現(xiàn)中，通常影響定點化FFT算法精度的有量化誤差、舍入誤差和溢出誤差。一旦決定了量化方式和數(shù)據(jù)位寬后，量化誤差和舍入誤差都是可估計的，而溢出誤差則隨著輸入信號功率的增大而急劇增加，造成SNR嚴(yán)重惡化。

中射頻接收時，通常使用AAGc和DAGC來改善ADC正常工作的動態(tài)范圍。同理，由于實現(xiàn)高精度定點化FFT算法的難度和成本較高，本文將采用DAGC技術(shù)調(diào)整DFT輸入功率，以降低DFT的實現(xiàn)負(fù)擔(dān)、增加DFT的實現(xiàn)精度、減少DFT的實現(xiàn)位寬。

1DFT輸入功率范圍分析

B3G和4G移動通信系統(tǒng)中采用的OFDM技術(shù)以O(shè)FDM符號為單位進(jìn)行調(diào)制解調(diào)，該類系統(tǒng)中高層的子載波分配機(jī)制，可以使各個OFDM符號幅度變化較其他通信系統(tǒng)大得多。因此，OFDM符號在接收端中射頻進(jìn)行放大后，傳至基帶用DFT進(jìn)行子載波解調(diào)，此時的符號功率往往有著較大的動態(tài)范圍。針對本文關(guān)注的DFT溢出誤差，該部分將推導(dǎo)DFT所能接收的輸入信號功率。

復(fù)隨機(jī)序列z[n]=Re(z[n])+jIm(b[n])(n∈[0，N一1])的DFT正變換表示為：

考慮極端的一個Z[k]，即每一個z[n]乘以旋轉(zhuǎn)因子WknN后，都旋轉(zhuǎn)角θ至Re正半軸成為z’[n]，如圖1所示。在這種情況下，定義：

則當(dāng)虛部為Im(Z[k])=0時，實部Re(Z[k])(k∈[0，(n-1)]的模平方滿足：

其中：N為DFT點數(shù)，以上推導(dǎo)也可由旋轉(zhuǎn)至Re負(fù)半軸，Im正或負(fù)半軸得到。因此，所有Z[k]的實部和虛部的模平方必定都小于或等于式(3)所得結(jié)果。

本文僅討論1024點復(fù)隨機(jī)序列DFT，采用32b存儲DFT結(jié)果，高16b存實部，低16b存虛部，兩個16b的位均為符號位，為了保證DFT后的每一個點都不溢出，則平均功率W，需要滿足：

經(jīng)典的防止DFT溢出的辦法，通常是將輸入信號的模調(diào)整至所允許的輸出信號模的1／N，N為DFT點數(shù)，同樣針對以上情況，采用經(jīng)典模調(diào)整方式的平均功率僅為Ws／1024。

2數(shù)據(jù)仿真及分析

針對上面所舉例子，用Matlab產(chǎn)生一個長度為1024的零均值高斯分布復(fù)隨機(jī)序列，序列方差σ2=2k∈[25，215]，k∈[5，15]。定義SNR如式(5)，其中Wfloat，Wfix分別是采用浮點、定點FFT算法的平均輸出功率。

Matlab仿真結(jié)果如圖2所示，其中橫坐標(biāo)為20logl0(σ2／215)?？梢?，當(dāng)輸入信號平均功率較小時，量化誤差和舍入誤差隨功率增加而下降，但平均功率上升到一定值后，產(chǎn)生的定點溢出誤差增加使得SNR急劇下降。

針對較大的OFDM符號功率動態(tài)范圍，本文采用DAGC技術(shù)來調(diào)整DFT輸入信號功率，使其處在一個較平穩(wěn)的范圍內(nèi)，以此提高DFT運(yùn)算的輸出SNR，同時減輕本身就具有較大運(yùn)算量的DFT模塊的負(fù)擔(dān)。根據(jù)仿真結(jié)果，結(jié)合式(4)，選擇DFT輸入平均功率為(210)2時。

3FPGA實現(xiàn)及分析

由于用FPGA實現(xiàn)乘除法會消耗大量資源，一般采用左右移位來代替。因此，為了簡化FPGA實現(xiàn)難度，本文僅將輸入序列的功率從區(qū)間[(2i-1)2，(2i)2]調(diào)整到[(29)2，(210)2]，其中i為非負(fù)整數(shù)且i∈[6，15]。

DFT模塊選用Altera公司的IPCORE，總體框圖如圖3所示，其中BUFl，BUF2均可存儲1024點，用于流水處理。該實現(xiàn)方式通過兩個二級模塊以及中間緩存實現(xiàn)，由于存儲功率的寄存器位寬很大，實現(xiàn)時不使用比較器。流水處理1024點所需要的平均時間la—tency僅為1029個時鐘周期，即經(jīng)過1024個時鐘周期得到1024個點后，平均僅需要5個時鐘周期得到功率調(diào)整因子。本模塊綜合后的頻率fmax=220MHz。以輸入序列平均功率為2×(214)2為例，功率調(diào)整方式對SNR影響如表1所示，其中第三種方式僅由Matlab仿真得到?？梢?，采用調(diào)整到區(qū)間[(29)2，(210)2]時的SNR較高且易于用FPGA實現(xiàn)。

4結(jié)語

本文主要針對OFDM系統(tǒng)中定點化DFT的溢出誤差，分析了DFT輸入信號功率對其輸出信噪比的影響，并以高斯零均值輸入信號為例，采用DAGC與