基于FPGA的快速并行FFT及其在空間太陽望遠(yuǎn)鏡圖像鎖定系-基礎(chǔ)電子

精品文檔-下載后可編輯基于FPGA的快速并行FFT及其在空間太陽望遠(yuǎn)鏡圖像鎖定系...-基礎(chǔ)電子空間太陽望遠(yuǎn)鏡項(xiàng)目是我國太陽物理學(xué)家為了實(shí)現(xiàn)對太陽的高分辨率觀測而提出的科學(xué)計(jì)劃。它可以得到空間分辨率為０．１″的向量磁圖和０．５″的Ｘ射線圖像，實(shí)現(xiàn)這樣高的觀測精度的前提就是采用高精度的姿態(tài)控制系統(tǒng)和高精度的相關(guān)跟蹤系統(tǒng)。從整個系統(tǒng)來看，相關(guān)運(yùn)算所需的時間成為限制系統(tǒng)性能能否提高的一個重要環(huán)節(jié)。目前，國際國內(nèi)相關(guān)計(jì)算比較通用的實(shí)現(xiàn)方法有兩種：用高速ＤＳＰ或者專用（ＦＦＴ）處理芯片。用ＤＳＰ完成相關(guān)計(jì)算（關(guān)鍵是ＦＦＴ）受到航天級ＤＳＰ性能的限制，現(xiàn)有的航天級ＤＳＰ（如ＡＤＳＰ２１０２０）計(jì)算一個３２×３２點(diǎn)８ｂｉｔ的二維ＦＦＴ所用時間需要１．５ｍｓ以上，遠(yuǎn)遠(yuǎn)不能滿足系統(tǒng)設(shè)計(jì)要求；而現(xiàn)有的ＦＦＴ處理芯片在處理速度、系統(tǒng)兼容性、抗輻射能力等方面不能滿足空間太陽望遠(yuǎn)鏡所提出的要求。為克服這一矛盾，本文利用ＦＰＧＡ資源豐富、易于實(shí)現(xiàn)并行流水的特點(diǎn)設(shè)計(jì)專用的ＦＦＴ處理芯片來完成復(fù)雜的、大量的數(shù)據(jù)處理；并通過在運(yùn)算中作溢出監(jiān)測來保證定點(diǎn)運(yùn)算的精度，從而大大縮短系統(tǒng)的響應(yīng)時間，將極大地提高空間太陽望遠(yuǎn)鏡的在軌實(shí)時圖像處理能力；同時由于ＦＰＧＡ具有抗輻射能力可以提高系統(tǒng)的可靠性，其在航天遙測遙感和星載高速數(shù)據(jù)處理等方面將有廣泛的應(yīng)用前景。１算法構(gòu)成１.１ＦＦＴ算法選擇提高ＦＦＴ速度的兩個主要途徑是采用流水結(jié)構(gòu)和并行運(yùn)算１。采用高基數(shù)結(jié)構(gòu)也可以提高速度，只是用ＦＰＧＡ實(shí)現(xiàn)時必須綜合考慮系統(tǒng)要求、結(jié)構(gòu)特點(diǎn)及片內(nèi)資源。針對本系統(tǒng)自身特點(diǎn)，這里按時間抽選算法進(jìn)行分析。由于３２不滿足Ｎ＝４ｍ，所以３２點(diǎn)ＦＦＴ算法不能采用基－４ＦＦＴ運(yùn)算。當(dāng)詳細(xì)分析基－２蝶形圖時，有些蝶形運(yùn)算并不需要做乘法，例如Ｗ＝１Ｗ＝－Ｊ等２；對于３２點(diǎn)ＤＩＴ－ＦＦＴ，一共８０個蝶形運(yùn)算，這種結(jié)構(gòu)就有４６個，極大地降低了運(yùn)算復(fù)雜度。在一維ＦＦＴ計(jì)算效率提高的基礎(chǔ)上對二維ＦＦＴ采用常用的行列算法３，綜合各項(xiàng)指標(biāo)本系統(tǒng)采用基－２ＤＩＴ行列算法。１．２算術(shù)運(yùn)算方案本系統(tǒng)是針對３２×３２點(diǎn)１６ｂｉｔ的二維圖像進(jìn)行快速傅里葉變換（ＦＦＴ），設(shè)計(jì)要求運(yùn)算在０．５ｍｓ之內(nèi)完成，所以采用定點(diǎn)運(yùn)算更符合系統(tǒng)對時間的要求。對于定點(diǎn)運(yùn)算，必須用定比例的方法防止溢出，即必須解決動態(tài)范圍問題。下面對其進(jìn)行理論分析：若ｘｎ是一Ｎ點(diǎn)序列，其ＤＦＴ為ＸＫ，由Ｐａｒｓｅｖａｌ定理得４由式１可知變換結(jié)果的均方值是輸入序列均方值的Ｎ倍?？紤]基－２算法的第ｍ級蝶形運(yùn)算，用Ｘｍｉ、Ｘｍｊ表示原來的復(fù)數(shù)，則新的一對復(fù)數(shù)Ｘｍ＋１ｉ、Ｘｍ＋１ｊ為：Ｘｍ＋１ｉ＝Ｘｍｉ＋Ｘｍｊ×Ｗ（２）Ｘｍ＋１ｊ＝Ｘｍｉ－Ｘｍｊ×Ｗ其中，Ｗ為旋轉(zhuǎn)因子。首先，考慮復(fù)數(shù)的均方根值。由（２）式可得：因此，從均方根意義來看，數(shù)值（實(shí)數(shù)或復(fù)數(shù)）每級都增加倍。其次，再考慮復(fù)數(shù)的模。由（２）式可以證明［５］：ｍａｘ｜Ｘｍｉ｜｜Ｘｍｊ｜≤ｍａｘ｜Ｘｍ＋１ｉ｜｜Ｘｍ＋１ｊ｜≤２ｍａｘ｜Ｘｍｉ｜｜Ｘｍｊ｜（４）因此，復(fù)數(shù)數(shù)組的模是非減的。所以，對于ＤＩＴ－ＦＦＴ，其每的蝶形運(yùn)算之后數(shù)值都會增加１＋≈２．４１４倍。在每運(yùn)算完成之后，須將結(jié)果右移２ｂｉｔｓ以滿足要求。２系統(tǒng)實(shí)現(xiàn)系統(tǒng)原理如圖１所示，整個ＦＦＴ運(yùn)算處理單元分為三部分：存儲單元（兩個輸入／運(yùn)算存儲器、一個輸出存儲器及旋轉(zhuǎn)因子存儲器）、蝶形運(yùn)算單元、地址產(chǎn)生器。２．１存儲器本系統(tǒng)實(shí)時接收前端ＣＣＤ相機(jī)的圖像。為保證ＣＣＤ相機(jī)采集圖像的準(zhǔn)確率，圖像的每一行、每一幀之間都必須有一定的時間間隔，故采用兩個存儲單元作為輸入數(shù)據(jù)和中間數(shù)據(jù)的暫存單元（如圖１所示），以節(jié)省時間實(shí)現(xiàn)實(shí)時處理。當(dāng)系統(tǒng)工作時，將圖像存入存儲器、計(jì)算上采集的圖像、將存儲器中的結(jié)果輸出，這三個工作同時進(jìn)行，用簡單的流水方式減少存儲數(shù)據(jù)所需的時間。旋轉(zhuǎn)因子則預(yù)先存儲在器件的內(nèi)置ＲＯＭ中。根據(jù)級數(shù)不同選用不同的因子。２．２蝶形運(yùn)算單元一個基－２蝶形運(yùn)算由一個復(fù)乘和兩個復(fù)加（減）組成，采用完全并行運(yùn)算，進(jìn)一步分解為四個實(shí)數(shù)乘法，六個實(shí)數(shù)加（減）法，分三級并行完成，加上前后輸入輸出的數(shù)據(jù)鎖存，共需要６個時鐘周期。３２點(diǎn)的ＦＦＴ需要１６×５＝８０個基－２的蝶形運(yùn)算，一幅圖像一共是３２行３２列，不考慮不需要做乘法的蝶形運(yùn)算，一路串行共需要６×８０×３２×２＝３０７２０個時鐘周期，采用頻率為１０ＭＨｚ的時鐘，即為３ｍｓ。對于蝶形運(yùn)算的、第二級都可以由不帶乘法器的蝶形結(jié)構(gòu)來實(shí)現(xiàn)同步并行運(yùn)算，每一個蝶形運(yùn)算加上前后的數(shù)據(jù)鎖存僅需４個時鐘周期即可完成；對于第三、第四、第五級，由于帶乘法器和不帶乘法器的兩種蝶形運(yùn)算結(jié)構(gòu)同時存在，必須加入等待時間才可以實(shí)現(xiàn)嚴(yán)格同步。同時由于各級計(jì)算時間不同，所以不能實(shí)現(xiàn)深度流水。因此，采用多路并行及部分流水，在時間上即可滿足系統(tǒng)要求。上面討論了當(dāng)運(yùn)算從轉(zhuǎn)到另時，序列中數(shù)值的幅度一般會增大。因而，運(yùn)算方法是在內(nèi)循環(huán)中作溢出監(jiān)測。如果沒有溢出，則計(jì)算照常進(jìn)行；若有溢出，則把產(chǎn)生溢出的數(shù)據(jù)右移，一直到?jīng)]有溢出為止。記錄下移位的次數(shù)（０、１或２），并把整個序列右移同樣位數(shù)，移位總數(shù)進(jìn)行累計(jì)，累計(jì)數(shù)的負(fù)值作為２的冪，由此得出終序列的總的比例因子。比例因子ｓ由下式定義６７：根據(jù)公式（６），ＦＦＴ的終結(jié)果要除以比例因子。式中ｘｎ為原始數(shù)據(jù)，Ｘｋ為除以比例因子之前的結(jié)果，Ｘ′ｋ為終結(jié)果，１／ｓ為比例因子的倒數(shù)。如圖２所示，對于一個基－２蝶形單元，當(dāng)從存儲器中讀取的Ｂｂｉｔ輸入數(shù)據(jù)進(jìn)入蝶形運(yùn)算單元ＰＥ１后，經(jīng)過乘法運(yùn)算（ＭＵ１）乘以旋轉(zhuǎn)因子，數(shù)據(jù)變?yōu)椋拢娄兀猓椋簦缓笞骷樱p）法，得到蝶形運(yùn)算結(jié)果Ｂ＋Ｂω＋１ｂｉｔ。為防止溢出，進(jìn)行移位操作。Ｍ１、Ｍ２為比例選擇器，根據(jù)不同的級數(shù)，選擇不同的比例因子。，輸出數(shù)據(jù)再放回到存儲器中。３ＦＰＧＡ器件選擇本設(shè)計(jì)采用ＸＩＬＩＮＸ公司的ＶＥＲＴＥＸ系列ＸＣＶ３００－４ＨＱ２４０芯片。該芯片有豐富的可配置邏輯模塊ＣＬＢｓ（ＣｏｎｆｉｇｕｒａｂｌｅＬｏｇｉｃＢｌｏｃｋｓ）、大量的觸發(fā)器以及內(nèi)置的不占系統(tǒng)資源的塊ＲＡＭ。系統(tǒng)工作頻率可達(dá)２００ＭＨｚ，兼容多種接口標(biāo)準(zhǔn)，有相應(yīng)的航天級產(chǎn)品，是目前市場上為數(shù)不多的能達(dá)到此項(xiàng)要求的高性能可編程邏輯器件。ＶＥＲＴＥＸ系列器件的一個顯著特點(diǎn)是內(nèi)置的延遲鎖相環(huán)ＤＬＬ（Ｄｅｌａｙ－ＬｏｃｋｅｄＬｏｏｐ）它可以減少時鐘傳輸?shù)乃p，每一個ＤＬＬ可以驅(qū)動兩個全局時鐘信號。ＤＬＬ可以倍頻，或者１．５、２、２．５、３、４、５、８以及１６分頻。ＶＥＲＴＥＸ系列器件內(nèi)部的４－輸入查找表ＬＵＴｓ（Ｌｏｏｋ－ＵｐＴａｂｌｅｓ）也具有多種功能：可以作為１６×１ｂｉｔ的同步ＲＡＭ，而且一個塊（Ｓｌｉｃｅ）中的兩個ＬＵＴｓ可以組合成一個１６×２ｂｉｔ或者一個３２×１ｂｉｔ的同步ＲＡＭ或者一個１６×１ｂｉｔ的同步多口ＲＡＭ。另外，ＬＵＴｓ還可作為一個１６ｂｉｔ的移位寄存器使用，該寄存器用來獲取高速或者突發(fā)數(shù)據(jù)非常理想，特別適用于數(shù)字圖像處理中的數(shù)據(jù)存儲８。本設(shè)計(jì)充分利用了ＶＥＲＴＥＸ器件的ＬＵＴｓ替代觸發(fā)器和基本門電路搭建乘法器和加法器這兩個顯著的結(jié)構(gòu)特點(diǎn)，節(jié)省大量觸發(fā)器資源，避免了缺少觸發(fā)器而ＬＵＴｓ大量剩余的尷尬；增加了器件利用率、布通率，降低布線延遲。由于本系統(tǒng)終用于空間太陽望遠(yuǎn)鏡，所以板上時鐘頻率不可超過２０ＭＨｚ。但基于地面測試的需要，特利用ＤＬＬ對外部時鐘信號進(jìn)行了倍頻，以提高芯片內(nèi)部的運(yùn)行速度。本設(shè)計(jì)利用ＦＰＧＡ易于實(shí)現(xiàn)并行運(yùn)算的特點(diǎn)實(shí)現(xiàn)專用的ＦＦＴ處理芯片，解決了在軌實(shí)時大數(shù)據(jù)量圖像處理與航天級ＤＳＰ運(yùn)算速