第二章 組合邏輯電路分析含動畫

第二章組合邏輯電路分析含動畫第1頁，共62頁，2023年，2月20日，星期三本章內(nèi)容數(shù)字邏輯電路分為兩大類組合邏輯電路（簡稱組合電路）時序邏輯電路（簡稱時序電路）2.1概述

組合電路的特點、分析方法、設(shè)計方法2.2常用的組合邏輯電路編碼器，譯碼器，數(shù)據(jù)選擇器，數(shù)值比較器，加法器，乘法器2.3組合邏輯電路的時序分析波形圖，時序分析，競爭冒險第2頁，共62頁，2023年，2月20日，星期三2.1概述輸出變量與輸入變量的邏輯關(guān)系可以用一組邏輯函數(shù)表示：I0、I1、……In-1：輸入邏輯變量Y0、Y1、……Ym-1：輸出邏輯變量第3頁，共62頁，2023年，2月20日，星期三2.1.1組合電路的特點邏輯功能上的特點任意時刻的電路輸出，僅取決于該時刻各個輸入變量的取值，與電路原來的工作狀態(tài)無關(guān)。電路結(jié)構(gòu)上的特點電路中輸出到輸入之間無反饋連接。電路由邏輯門組成，不包含任何可以存儲信息的具有記憶功能的邏輯元器件。第4頁，共62頁，2023年，2月20日，星期三2.1.2組合電路的分析方法分析方法分析步驟：

（1）根據(jù)給定的邏輯電路，寫出輸出函數(shù)的邏輯表達式

（2）進行表達式的變換及化簡（3）根據(jù)表達式列出真值表（4）對給定電路的功能進行邏輯描述分析舉例【例2-1】

【例2-2】

第5頁，共62頁，2023年，2月20日，星期三2.1.2組合電路的分析方法【例2-1】分析如圖所示的組合邏輯電路，并說明其功能。

（4）電路功能邏輯描述：當(dāng)輸入變量A、B取值相同時，輸出變量Y的值為0，當(dāng)A、B取值不同時，Y的值為1。該電路實現(xiàn)了“異或”邏輯功能。

第6頁，共62頁，2023年，2月20日，星期三2.1.2組合電路的分析方法【例2-2】分析如圖所示電路，說明其功能。

（4）電路功能邏輯描述：當(dāng)輸入變量A、B、C取值一致時，輸出變量Y的值為1，當(dāng)A、B、C取值不完全一致時，Y的值為0。該電路實現(xiàn)了測試輸入信號是否一致的邏輯功能，當(dāng)輸出為1時，表明三個輸入信號完全一致。具有這種功能的電路被稱作“符合”電路。第7頁，共62頁，2023年，2月20日，星期三2.1.3組合電路的設(shè)計方法設(shè)計方法設(shè)計步驟：（1）列功能表：分析設(shè)計要求，進行邏輯抽象（2）列真值表：定義輸入及輸出變量，對各輸入、輸出信號的狀態(tài)進行賦值（根據(jù)功能表中的因果關(guān)系，用0和1表示有關(guān)狀態(tài)）（3）根據(jù)真值表寫出邏輯表達式并進行化簡，得到最簡與或式（4）根據(jù)所選擇的門電路的類型，變換最簡表達式，以便用所選擇的門電路實現(xiàn)（5）根據(jù)邏輯表達式畫出邏輯電路圖設(shè)計舉例【例2-3】

第8頁，共62頁，2023年，2月20日，星期三2.1.3組合電路的設(shè)計方法【例2-3】設(shè)計一舉重比賽的裁判表決電路。舉重比賽有三名裁判，以少數(shù)服從多數(shù)的原則確定最終判決。

（2）列真值表設(shè)定變量：用A、B、C三個變量作為輸入變量分別代表裁判1、裁判2、裁判3，用Y代表最終判決結(jié)果。狀態(tài)賦值：對于輸入變量的取值，用0表示失敗，用1表示成功；對于輸出值，用0表示失敗，用1表示成功。第9頁，共62頁，2023年，2月20日，星期三2.1.3組合電路的設(shè)計方法（4）變換表達式使用與門和或門可實現(xiàn)用最簡與或式所表示的邏輯關(guān)系如果要用與非門實現(xiàn)該邏輯關(guān)系，可將最簡與或式變換成最簡與非-與非式：第10頁，共62頁，2023年，2月20日，星期三2.2常用的組合邏輯電路

編碼器譯碼器數(shù)據(jù)選擇器數(shù)值比較器加法器乘法器第11頁，共62頁，2023年，2月20日，星期三2.2.1編碼器1．編碼原理編碼是指用文字、符號或數(shù)字表示特定對象的過程編碼器就是實現(xiàn)編碼操作的電路編碼器的結(jié)構(gòu)框圖：I0～Im-1對應(yīng)m個需要編碼的輸入信號Yn-1～Y0對應(yīng)n位的編碼輸出為了保證每一個輸入信號都對應(yīng)一個唯一的編碼，n和m之間的關(guān)系應(yīng)滿足關(guān)系式2n-1＜m≤2n

設(shè)計編碼器關(guān)鍵在于編碼規(guī)則，編碼規(guī)則不同，設(shè)計的結(jié)果也完全不同第12頁，共62頁，2023年，2月20日，星期三2.2.1編碼器2．二進制普通編碼器用n位二進制代碼對m＝2n個信號進行編碼的電路稱為二進制編碼器。

普通編碼器：輸入信號為一組互相排斥的輸入信號

優(yōu)先編碼器在任何時刻，不允許兩個或兩個以上的輸入信號同時出現(xiàn)

【例2-4】3位二進制普通編碼器（8-3普通編碼器）的設(shè)計。

解：（1）分析設(shè)計要求輸入信號有23=8個，輸出3位二進制代碼。編碼規(guī)則：用000、001、010、011、100、101、110、111八個編碼分別表示輸入信號I0、I1、……I7。

第13頁，共62頁，2023年，2月20日，星期三2.2.1編碼器第14頁，共62頁，2023年，2月20日，星期三2.2.1編碼器第15頁，共62頁，2023年，2月20日，星期三2.2.1編碼器3．二—十進制編碼器實現(xiàn)將十進制數(shù)0～9轉(zhuǎn)換為二進制代碼在設(shè)計二—十進制編碼器前首先要選擇編碼規(guī)則【例2-5】8421BCD碼編碼器的設(shè)計。

解：（1）分析設(shè)計要求10個輸入（I0～I9）、4個輸出（Y3～Y0）的組合邏輯電路。

第16頁，共62頁，2023年，2月20日，星期三2.2.1編碼器4．優(yōu)先編碼器普通編碼器對輸入信號的要求是互相排斥，優(yōu)先編碼器無此約束允許多個信號同時輸入，但電路只對優(yōu)先級別最高的信號進行編碼【例2-6】3位二進制優(yōu)先編碼器的設(shè)計。

解：（1）分析設(shè)計要求8個輸入信號（I0～I7）

3個輸出信號（Y2～Y0）

編碼規(guī)則：用000、001、010、011、100、101、110、111八個編碼分別表示輸入信號I0、I1、……I7。優(yōu)先級設(shè)定：I7的優(yōu)先級別最高，I0的優(yōu)先級最低。

第17頁，共62頁，2023年，2月20日，星期三2.2.1編碼器第18頁，共62頁，2023年，2月20日，星期三2.2.1編碼器第19頁，共62頁，2023年，2月20日，星期三2.2.1編碼器5．編碼器集成電路8線-3線優(yōu)先編碼器（74148）10線-4線優(yōu)先編碼器（74147）74HC148功能說明：（1）EI為輸入使能端，當(dāng)EI輸入高電平時，編碼器不工作，所有輸出端輸出高電平，當(dāng)EI輸入低電平時，編碼器工作。（2）編碼器工作（EI輸入低電平）時，輸入端0~7為信號輸入端，輸入信號低電平（0信號）有效，端口7的優(yōu)先級最高，A2~A0的輸出是對輸入信號的編碼；（3）編碼器工作時，若0~7輸入端均無輸入信號（均高電平），EO輸出低電平，其余輸出端輸出高電平。

第20頁，共62頁，2023年，2月20日，星期三2.2.1編碼器第21頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器1．譯碼器原理譯碼是編碼的逆過程譯碼器的結(jié)構(gòu)示意框圖：一般輸入信號和輸出信號數(shù)量的關(guān)系為2n-1＜m≤2n

2．二進制譯碼器功能：將所輸入的各種二進制代碼信號翻譯成對應(yīng)的輸出信號

有n個輸入變量（In-1～I0），m＝2n個輸出變量（Y0~Ym-1）第22頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器【例2-7】3位二進制譯碼器的設(shè)計（又稱為3-8譯碼器）。

解：（1）分析設(shè)計要求3個輸入變量，23＝8個輸出變量

。當(dāng)輸入變量I2、I1、I0的值分別為000、001、……、111時，對應(yīng)的輸出端Y0、Y1、……Y7產(chǎn)生輸出信號。

第23頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器第24頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器3．?dāng)?shù)碼顯示譯碼器數(shù)碼顯示譯碼器是指直接用于驅(qū)動數(shù)碼顯示器的譯碼器若需要數(shù)碼顯示器中某一個發(fā)光二極管顯示，則顯示譯碼器的相應(yīng)輸出端應(yīng)輸出高電平。

第25頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器【例2-8】數(shù)碼顯示譯碼器的設(shè)計。

解：（1）分析設(shè)計要求輸入信號為數(shù)字0～9的編碼(8421BCD編碼方式中數(shù)字0～9所對應(yīng)的編碼為0000、0001、……、1001，顯然譯碼器輸入信號有4位（I3、I2、I1、I0）。由于共陰極LED七段數(shù)碼顯示器有7個發(fā)光二極管的陽極需要控制，故譯碼器的輸出信號有7個，分別定義為Ya、Yb、Yc、Yd、Ye、Yf、Yg。

第26頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器第27頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器第28頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器4．譯碼器集成電路集成的譯碼器有3線-8線譯碼器（74138）第29頁，共62頁，2023年，2月20日，星期三2.2.2譯碼器74HC148功能說明：（1）E1、E2、E3為輸入使能控制端，當(dāng)E1=E2=0，E3=1時，譯碼器工作；當(dāng)E1=1或E2=1或E3=0時，譯碼器不工作，所有輸出端均輸出高電平。

（2）譯碼器工作時，A0~A2為編碼輸入端，Y0~Y7為譯碼輸出，輸出信號低電平有效，即編碼輸入時，對應(yīng)的輸出端輸出0信號，其余輸出端輸出1信號。

第30頁，共62頁，2023年，2月20日，星期三2.2.3數(shù)據(jù)選擇器1．?dāng)?shù)據(jù)選擇器（MUX）原理多路輸入、單路輸出的組合邏輯電路，又稱多路選擇器或多路開關(guān)常見的數(shù)據(jù)選擇器

：2選1數(shù)據(jù)選擇器、4選1數(shù)據(jù)選擇器、8選1數(shù)據(jù)選擇器、16選1數(shù)據(jù)選擇器等等

第31頁，共62頁，2023年，2月20日，星期三2.2.3數(shù)據(jù)選擇器2．4選1數(shù)據(jù)選擇器【例2-9】4選1數(shù)據(jù)選擇器的設(shè)計。

解：（1）分析設(shè)計要求

4路數(shù)據(jù)輸入信號（D0、D1、D2、D3）1路輸出信號（Y）2位選擇控制信號（S1、S0）S1S0＝00時，Y＝D0；S1S0＝01時，Y＝D1；S1S0＝10時，Y＝D2；S1S0＝11時，Y=D3。第32頁，共62頁，2023年，2月20日，星期三2.2.3數(shù)據(jù)選擇器第33頁，共62頁，2023年，2月20日，星期三2.2.3數(shù)據(jù)選擇器3．?dāng)?shù)據(jù)選擇器的設(shè)計規(guī)律第34頁，共62頁，2023年，2月20日，星期三2.2.3數(shù)據(jù)選擇器4．?dāng)?shù)據(jù)選擇器集成電路4選1數(shù)據(jù)選擇器（74153）8選1數(shù)據(jù)選擇器（74151）第35頁，共62頁，2023年，2月20日，星期三2.2.3數(shù)據(jù)選擇器說明：74HC153中含有2個4選1數(shù)據(jù)選擇器nE（n=0,1）為低電平有效的輸出使能控制端nE=1：芯片不工作，輸出低電平

nE=0：芯片正常工作第36頁，共62頁，2023年，2月20日，星期三2.2.4數(shù)值比較器1．?dāng)?shù)值比較器原理數(shù)值比較器是用于比較兩個數(shù)的數(shù)值大小的邏輯元器件。數(shù)值比較器的示意圖：輸出變量：gt表示A大于Beq表示A等于Blt表示A小于B2．1位二進制數(shù)比較器【例2-10】1位二進制數(shù)值比較器的設(shè)計。

解：（1）分析設(shè)計要求

輸入有兩個信號，用A、B表示輸出有三個信號，分別用gt、eq、lt代表大于、等于、小于的比較結(jié)果

gt＝1表示A＞B，gt＝0表示A≯Beq＝1表示A＝B，eq＝0表示A≠Blt＝1表示A＜B，lt＝0表示A≮B

第37頁，共62頁，2023年，2月20日，星期三2.2.4數(shù)值比較器第38頁，共62頁，2023年，2月20日，星期三2.2.4數(shù)值比較器3．多位二進制數(shù)比較器比較的方法：從高位向低位逐位依次進行比較當(dāng)被比較的兩個高位數(shù)字不等時，即可得到比較結(jié)果只有當(dāng)兩個高位的數(shù)字相同時，才比較較低位的數(shù)字【例2-11】4位二進制數(shù)比較器的設(shè)計。

解：（1）分析設(shè)計要求

輸入信號分別為A數(shù)（A3A2A1A0）、B數(shù)（B3B2B1B0）輸出信號仍然是gt、eq、lt∵比較的方法：從高位向低位逐位比較∴設(shè)定中間變量gt3～gt0，eq3～eq0，lt3~lt0

分別對應(yīng)各相應(yīng)位置的二進制數(shù)的比較結(jié)果第39頁，共62頁，2023年，2月20日，星期三2.2.4數(shù)值比較器第40頁，共62頁，2023年，2月20日，星期三2.2.4數(shù)值比較器第41頁，共62頁，2023年，2月20日，星期三2.2.4數(shù)值比較器4．?dāng)?shù)值比較器集成電路集成的數(shù)值比較器有4位比較器（7485）第42頁，共62頁，2023年，2月20日，星期三2.2.4數(shù)值比較器說明：CascadingInputs中的3輸入信號是級聯(lián)輸入信號，主要用于多個74HC85聯(lián)合構(gòu)成多位數(shù)值比較器（例如2個74HC85可構(gòu)成8位數(shù)值比較器）時，芯片之間的連接。第43頁，共62頁，2023年，2月20日，星期三2.2.5加法器1．加法器原理加法器是進行算數(shù)加法運算的邏輯元器件。加法器的示意圖：

2．1位二進制加法器半加運算：兩個1位二進制數(shù)的相加，不考慮由低位來的進位。半加器：實現(xiàn)半加運算的邏輯電路。全加運算：兩個1位二進制數(shù)的相加，考慮由低位來的進位。全加器：實現(xiàn)全加運算的邏輯電路。第44頁，共62頁，2023年，2月20日，星期三2.2.5加法器【例2-12】半加器的設(shè)計。

解：（1）分析設(shè)計要求

2個輸入信號：加數(shù)A、B2個輸出信號：S、進位Cout

加法法則：0+0＝0，0+1＝1，1+1＝10第45頁，共62頁，2023年，2月20日，星期三2.2.5加法器【例2-13】全加器的設(shè)計。

解：（1）分析設(shè)計要求

3個輸入信號：加數(shù)A、B，來自低位的進位Cin

2個輸出信號：S、進位Cout第46頁，共62頁，2023年，2月20日，星期三2.2.5加法器第47頁，共62頁，2023年，2月20日，星期三2.2.5加法器3．多位二進制進位加法器（1）串行進位加法器優(yōu)點：電路簡單，連接方便缺點：高位相加必須等到低位相加完成，形成進位后，才能進行導(dǎo)致運算速度較慢。

（2）超前進位加法器

超前進位：來至低位的進位信號直接通過邏輯電路獲得，無需再從最低位開始向高位逐位傳遞進位信號。

第48頁，共62頁，2023年，2月20日，星期三2.2.5加法器【例2-14】4位超前進位加法器的設(shè)計。

解：（1）分析設(shè)計要求

設(shè)加法器的兩個加數(shù)分別為A（A3、A2、A1、A0）及B（B3、B2、B1、B0），相加后的和為S（S3、S2、S1、S0），進位為C，再設(shè)各個位置上的數(shù)相加后所輸出的進位為C3、C2、C1、C0，設(shè)C-1為低位向0位的進位。第49頁，共62頁，2023年，2月20日，星期三2.2.5加法器4．加法器集成電路常用集成的加法器有7483、74283，它們都是4位二進制超前進位加法器第50頁，共62頁，2023年，2月20日，星期三2.2.6乘法器1．乘法器原理無符號二進制數(shù)的乘法和十進制數(shù)的乘法相似。

乘法原理：兩個無符號數(shù)相乘采用的是移位相加的方法，也就是由低位到高位，將乘數(shù)中的每一位乘以被乘數(shù)，得到部分積，移位這些部分積，再相加，就可得到最后結(jié)果。

一個N×N的乘法器，有兩個N位的乘數(shù)輸入端及2N位乘積輸出。

第51頁，共62頁，2023年，2月20日，星期三2.2.6乘法器2．乘法器的實現(xiàn)以4×4乘法器為例，乘法器的輸入信號為被乘數(shù)A（A3A2A1A0）及乘數(shù)B（B3B2B1B0），輸出為乘積P（P7~P0）。部分積的計算可通過與門（AND）實現(xiàn)若要將部分積移位相加，還需要3個4位加法器進行加法運算第52頁，共62頁，2023年，2月20日，星期三2.3組合邏輯電路的時序分析1．組合邏輯電路的波形圖在給出了輸入變量隨時間變化的波形后，根據(jù)函數(shù)中變量之間的邏輯關(guān)系，以及高低電平的正負邏輯關(guān)系，即可得到輸出變量隨時間變化的波形，這就是波形圖，也稱時序圖?！纠?-15】函數(shù)，給定A、B的輸入波形，畫出輸出變量Y的波形。第53頁，共62頁，2023年，2月20日，星期三2.3組合邏輯電路的時序分析【例2-16】畫出圖2-14所示的譯碼器，給定輸入I2、I1、I0的波形時，輸出Y0～Y7的波形圖。第54頁，共62頁，2023年，2月20日，星期三2.3組合邏輯電路的時序分析例：畫出74HC138（3－8譯碼器）的輸出波形?！?4HC138的輸出以低電平為有效信號∴當(dāng)輸入波形給定時，輸出波形如圖：第55頁，共62頁，2023年，2月20日，星期三2.3組合邏輯電路的時序分析2．時序分析實際電路的信號傳送過程中，信號經(jīng)過任何一個門電路都會產(chǎn)生時間延遲，這就會使得電路中，當(dāng)輸入信號達到穩(wěn)定狀態(tài)后，輸出并不會立刻達到穩(wěn)定的狀態(tài)。組合電路的復(fù)雜度不同，傳輸延遲tpd（propagationdelay）也不相同。一個電路的傳輸延遲應(yīng)考慮的是從輸入改變直到一個或多個輸出達到他們最終的值所經(jīng)歷的最長時間。傳輸延遲除了會影響電路的速度，還會引起電路的競爭冒險問題。第56頁，共62頁，2023年，2月20日，星期三2.3組合邏輯電路的時序分析3．組合邏輯電路的競爭冒險及其