可編程邏輯器件PLD52

7.3

可編程邏輯器件PLD7.3.1PLD概述PLD電路表示法7.3.3可編程陣列邏輯(PAL)7.3.4通用陣列邏輯器件(GAL)7.3.5CPLD/FPGA目前一頁\總數(shù)五十二頁\編于二十三點7.3.1

可編程邏輯器件概述中小規(guī)模標準IC74/74HC/C4000軟件配置大規(guī)模ICCPU/DSP/ARM/MCS專用集成電路ASIC全定制/半定制可編程邏輯器件PLD一、數(shù)字集成電路分類:目前二頁\總數(shù)五十二頁\編于二十三點二、PLD的特點功能密度高設(shè)計方法靈活（自頂向下、HDL、IP核）先期投資少、風險小產(chǎn)品開發(fā)周期短在系統(tǒng)可編程特性可靠性高、保密性強目前三頁\總數(shù)五十二頁\編于二十三點三、PLD分類低密度PLD可編程陣列邏輯PAL通用陣列邏輯GAL高密度PLD復(fù)雜可編程邏輯器件CPLD現(xiàn)場可編程門陣列FPGA目前四頁\總數(shù)五十二頁\編于二十三點目前五頁\總數(shù)五十二頁\編于二十三點四、PLD器件設(shè)計流程設(shè)計準備（系統(tǒng)規(guī)范，模塊設(shè)計）設(shè)計輸入原理圖輸入方式文本輸入方式(VHDL、VerilogHDL)功能仿真（前仿真）綜合適配（布局布線）時序仿真（后仿真）下載（編程）硬件測試目前六頁\總數(shù)五十二頁\編于二十三點五、世界主要PLD公司簡介公司名稱PLD開發(fā)系統(tǒng)主要產(chǎn)品Xilinx公司Altera公司Foundation,ISEMax+plus,QuartusFPGA/CPLDCPLD/FPGA目前七頁\總數(shù)五十二頁\編于二十三點主要廠商FPGA/CPLD產(chǎn)品市場份額目前八頁\總數(shù)五十二頁\編于二十三點兩大FPGA/CPLD廠商的代表產(chǎn)品目前九頁\總數(shù)五十二頁\編于二十三點六、面向PLD的EDA技術(shù)發(fā)展趨勢PLD芯片高、中、低檔產(chǎn)品齊全嵌入式系統(tǒng)（RAM/PLL/SOPC）完善的硬件測試技術(shù)內(nèi)部邏輯測試（嵌入式邏輯分析儀）JTAG邊界掃描測試高性能的EDA開發(fā)工具IP核的廣泛應(yīng)用系統(tǒng)級設(shè)計語言SystemC,SystemVerilog目前十頁\總數(shù)五十二頁\編于二十三點七、PLD應(yīng)用領(lǐng)域高速數(shù)字信號處理無線通信領(lǐng)域,如軟件無線電視頻圖像處理領(lǐng)域,如高清數(shù)字電視(HDTV)軍事和航空航天領(lǐng)域,如雷達聲納接口邏輯控制器PCI、PS/2、USB等接口控制器SDRAM、DDRSRAM接口控制器電平轉(zhuǎn)換LVDS、TTL、COMS等目前十一頁\總數(shù)五十二頁\編于二十三點八、EDA設(shè)計相關(guān)網(wǎng)站公司網(wǎng)站Altera：http://Xilinx：http://Mentor：http://Synplicity：http://設(shè)計網(wǎng)站Http://Http://目前十二頁\總數(shù)五十二頁\編于二十三點九、常用FPGA/CPLD開發(fā)工具集成開發(fā)工具Altera:Maxplus,QuartusXilinx:Foundation,ISEHDL綜合器Synopsys公司的FPGACompilerII

Synplicity公司的SynplifyProHDL仿真器Mentor公司ModelSimAldec公司的Active-HDLCandece公司的Verilog-XL目前十三頁\總數(shù)五十二頁\編于二十三點十、基于FPGA的嵌入式系統(tǒng)Altera公司NIOSII/ARM9Xilinx公司MicroBlaze/PowerPC目前十四頁\總數(shù)五十二頁\編于二十三點一個典型的復(fù)雜應(yīng)用系統(tǒng)目前十五頁\總數(shù)五十二頁\編于二十三點采用了嵌入式解決方案的系統(tǒng)目前十六頁\總數(shù)五十二頁\編于二十三點一、基本門電路的PLD表示法1.輸入緩沖器：2.與門3或門

PLD的電路表示法目前十七頁\總數(shù)五十二頁\編于二十三點二、PLD的基本結(jié)構(gòu)目前十八頁\總數(shù)五十二頁\編于二十三點7.3.3可編程陣列邏輯(PAL)或陣列（固定）與陣列（可編程）一、特點不能重復(fù)編程輸出結(jié)構(gòu)固定二、結(jié)構(gòu)圖目前十九頁\總數(shù)五十二頁\編于二十三點三、用PAL實現(xiàn)邏輯函數(shù)目前二十頁\總數(shù)五十二頁\編于二十三點PAL器件組合輸出結(jié)構(gòu)目前二十一頁\總數(shù)五十二頁\編于二十三點PAL器件寄存器輸出結(jié)構(gòu)目前二十二頁\總數(shù)五十二頁\編于二十三點7.3.4通用陣列邏輯器件(GAL)或陣列（固定）與陣列（可編程）一、特點可重復(fù)編程輸出可重新組態(tài)二、結(jié)構(gòu)圖目前二十三頁\總數(shù)五十二頁\編于二十三點輸出邏輯宏單元(OLMC)結(jié)構(gòu)目前二十四頁\總數(shù)五十二頁\編于二十三點通用陣列邏輯器件GAL組態(tài)模式目前二十五頁\總數(shù)五十二頁\編于二十三點專用組合輸出及專用輸入模式目前二十六頁\總數(shù)五十二頁\編于二十三點三態(tài)控制組合輸出模式目前二十七頁\總數(shù)五十二頁\編于二十三點寄存器輸出模式目前二十八頁\總數(shù)五十二頁\編于二十三點集成密度高宏單元組態(tài)靈活多觸發(fā)器結(jié)構(gòu)異步時鐘和時鐘選擇異步清零與異步予置I/O端口的復(fù)用功能乘積項共享陣列高速度、低功耗高保密性7.3.5CPLD/FPGA目前二十九頁\總數(shù)五十二頁\編于二十三點FPGA/CPLD結(jié)構(gòu)二維的邏輯塊陣列（邏輯單元）可編程的輸入/輸出單元可編程的互連資源目前三十頁\總數(shù)五十二頁\編于二十三點MAX7000結(jié)構(gòu)框圖目前三十一頁\總數(shù)五十二頁\編于二十三點MAXⅡ結(jié)構(gòu)框圖目前三十二頁\總數(shù)五十二頁\編于二十三點宏單元目前三十三頁\總數(shù)五十二頁\編于二十三點FLEX10K邏輯結(jié)構(gòu)目前三十四頁\總數(shù)五十二頁\編于二十三點FLEX10K邏輯單元LE目前三十五頁\總數(shù)五十二頁\編于二十三點FLEX10K

I/OE目前三十六頁\總數(shù)五十二頁\編于二十三點FLEX10K嵌入式陣列塊EAB目前三十七頁\總數(shù)五十二頁\編于二十三點CycloneⅡ結(jié)構(gòu)圖目前三十八頁\總數(shù)五十二頁\編于二十三點CycloneⅡ邏輯單元LE目前三十九頁\總數(shù)五十二頁\編于二十三點CycloneⅡ

LAB目前四十頁\總數(shù)五十二頁\編于二十三點CycloneⅡ

IOE目前四十一頁\總數(shù)五十二頁\編于二十三點CycloneⅡ

CLOCK目前四十二頁\總數(shù)五十二頁\編于二十三點FPGA與CPLD的比較CPLD:邏輯宏單元規(guī)模大PintoPin延遲時間可預(yù)測非易失性（Flash、E2CMOS）保密性好互聯(lián)資源有限（集中）功能密度低FPGA:邏輯功能塊規(guī)模小，資源可充分利用PintoPin延遲時間不預(yù)測易失性（SRAM）保密性差互聯(lián)資源豐富（分布式、全局，長線，短線）功能密度高目前四十三頁\總數(shù)五十二頁\編于二十三點FPGA/CPLD芯片選型參考CPLDorFPGAAlteraorXilinxAlteraCyclone系列CycloneII系列Stratix系列StratixII系列MAXII系列XilinxSpartan3系列Virtex系列目前四十四頁\總數(shù)五十二頁\編于二十三點FPGA/CPLD的配置與下載方式 典型應(yīng)用主動串行(AS) 串行配置芯片EPCSJTAG CPLD、FPGA被動串行(PS) CPU、FPGA下載電纜：ByteBlasterⅡ（MV）并口下載電纜MasterBlasterUSB下載電纜目前四十五頁\總數(shù)五十二頁\編于二十三點AS配置圖目前四十六頁\總數(shù)五十二頁\編于二十三點AS配