FTU硬件詳細(xì)設(shè)計(jì)說明書

年4月19日FTU硬件詳細(xì)設(shè)計(jì)說明書文檔僅供參考FTU硬件詳細(xì)設(shè)計(jì)說明書產(chǎn)品線：配電終端產(chǎn)品類別：產(chǎn)品型號(hào)：產(chǎn)品版本：文件狀態(tài)文檔版本作者完成日期編制部門硬件開發(fā)部

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TOC\o"1-3"\h\u1. 引言 41.1. 前言 41.2. 文檔術(shù)語 41.3. 參考文檔 42. 開發(fā)環(huán)境 43. 硬件詳細(xì)設(shè)計(jì) 53.1. 系統(tǒng)架構(gòu) 53.2. 主板 53.2.1. 主板硬件框圖 63.2.2. 模塊1：CPU核心板 63.2.3. 模塊2：時(shí)鐘模塊 183.2.4. 模塊3：無線通訊 193.2.5. 模塊6以太網(wǎng)接口 253.2.6. RS232/RS485電路 263.2.7. SD卡模塊電路 273.2.8. 直流量采集模塊 283.2.9. USBHOST接口 303.3. 遙控遙信板 323.3.1. 硬件框圖 323.3.2. 遙信電路模塊 323.3.3. 遙控電路模塊 333.4. 遙測(cè)板 343.4.1. 遙測(cè)板框圖 343.4.2. 遙測(cè)電路模塊 353.4.3. 電源模塊 393.4.4. 413.4.5. 元器件總成本： 413.5. 硬件測(cè)試方法 414. FPGA邏輯設(shè)計(jì) 424.1. 子板邏輯 424.1.1. 架構(gòu)概述 424.2. 主板邏輯 455. 結(jié)構(gòu)工藝設(shè)計(jì) 455.1. 外觀設(shè)計(jì) 455.1.1. 外形結(jié)構(gòu) 455.1.2. 銘牌 465.1.3. 終端內(nèi)部結(jié)構(gòu) 465.2. 組屏方案 465.3. 其它 465.4. 46引言前言文檔術(shù)語參考文檔開發(fā)環(huán)境硬件設(shè)施：普通個(gè)人PC軟件：protel99se Cadence16.3硬件詳細(xì)設(shè)計(jì)系統(tǒng)架構(gòu)主板主板硬件框圖CPU核心板功能：保存各種數(shù)據(jù)，參數(shù)設(shè)置等其它需要保存的數(shù)據(jù)及給各功能模塊提供邏輯接口。接口描述：32位RISC嵌入式ARM9+DSP內(nèi)核CPU：OMAPL138ZWT，經(jīng)過內(nèi)置DDR2/mDDR控制器接口外擴(kuò)1片32M/16位或64M/16位DDR2SDRAM：MT47H32M16HR/MT47H64M16HR；經(jīng)過內(nèi)置外部存儲(chǔ)器接口（EMIFA）外擴(kuò)1片128MBytesNandFLASH：MT29F1G08ABAEAWP-IT和一片F(xiàn)PGA:ALTERAEP3C25F256;經(jīng)過內(nèi)部集成的網(wǎng)絡(luò)接口控制一片網(wǎng)絡(luò)芯片：LAN8720A；CPU經(jīng)過一個(gè)PWM口作為看門狗的定時(shí)喂狗信號(hào)來控制CPU的復(fù)位腳；另外，CPU核心板把CPU內(nèi)部集成的外設(shè)接口（例如USB、UART、IIC、SPI、MMC/SD等）和GPIO口及FPGA的LVDS口引出到核心板接口上供其它功能模塊接口使用。設(shè)計(jì)原理：1）DDR2因OMAPL138ZWT內(nèi)部集成的RAM較小，需外擴(kuò)一片RAM，可利用芯片內(nèi)置的DDR2/mDDR控制器接口外擴(kuò)一片32M或64 M容量的DDR2SDRAM：MT47H32M16HR或MT47H64M16HR接口如Figure15-19所示，引腳定義如Table15-1所示；為滿足信號(hào)完整性要求，需要在信號(hào)線進(jìn)行端接處理。因只接了一片DDR芯片因此采用串行端接，原理圖如下：2）NANDFLASH因OMAPL138ZWT內(nèi)部集成的ROM較小，需外擴(kuò)一片NANDFLASH，可利用芯片內(nèi)置的EMIFA接口外擴(kuò)一片1Gb或2Gb容量的NANDFLASH：MT29F1G08ABAEAWP-IT或MT29F2G08ABAEAWP-IT。外部存儲(chǔ)器接口如Figure20-1所示，引腳定義如Table20-1、Table20-2、Table20-3所示；外擴(kuò)NANDFLASH如Figure20-14所示為了減少R/B#腳的延時(shí)時(shí)間，R/B#腳上接1K的上拉電阻。原理圖如下：3）FPGA因FTU需要采集的交流信號(hào)及遙信信號(hào)和控制的遙控信號(hào)眾多，可利用EMIFA接口接一片F(xiàn)PGA進(jìn)行預(yù)處理。核心板上的FPGA與功能板上的FPGA經(jīng)過LVDS進(jìn)行點(diǎn)對(duì)點(diǎn)通訊，將得到數(shù)據(jù)存放在各功能板相對(duì)應(yīng)的存儲(chǔ)區(qū)里供CPU讀取。從而提高系統(tǒng)的實(shí)時(shí)性和簡化電路設(shè)計(jì)。將FPGA作為SRAM存儲(chǔ)器掛在CPU的EMIFA接口上，其接口示意圖如Figure20-18的紅圈部分所示；LVDS接口需外加端接電阻，參數(shù)見FPGA數(shù)據(jù)手冊(cè)，其原理圖如下。注：因所用FPGA芯片的真實(shí)的LVDS口不足，需使用一路仿真LVDS口。其端接電阻與真實(shí)的LVDS接口的不同。4）以太網(wǎng)以太網(wǎng)芯片采用RMII接口的LAN8720A，CPU經(jīng)過內(nèi)部集成的EMAC（RMII）和MDIO與LAN8720A相連，來建立以太網(wǎng)的物理層連接，其接口示意圖如Figure19-3所示，引腳定義如Table19-2所示外圍電路見數(shù)據(jù)手冊(cè)，其原理圖如下：5）看門狗看門狗電路選用的是Sipex公司的SP706REN-L，復(fù)位周期1.6S,持續(xù)時(shí)間200mS,采用軟硬件控制，軟件方式：CPU經(jīng)過控制PWM口的輸出來控制看門狗電路；硬件方式：經(jīng)過按鍵控制/MR的電平來控制看門狗電路，原理圖如下：6）供電電路為了防止輸入電壓過高保護(hù)后級(jí)的電源管理芯片，在+5V電源輸入端加一保護(hù)電路，當(dāng)輸入高于5.8V是輸出關(guān)斷，外加一個(gè)LED用以指示。當(dāng)5V_IN>5.8V時(shí)，LED亮。CPU供電：CPU供電為一多電源供電系統(tǒng)，其供電電流和上電順序要求如下：電源管理芯片采用TI公司的TPS650250RHBR，經(jīng)過控制DC-DC使能端來控制各電平的上電順序。外圍電路參數(shù)見數(shù)據(jù)手冊(cè)。原理圖如下：上電順序邏輯電路如下，上電邏輯，+5V輸入時(shí)_DCDC3拉高→VDCDC3輸出VCC_1V3D→拉高EN_DCDC2→VDCDC2輸出VCC_1V8D→拉高EN_DCDC1→VDCDC1輸出VCC_3V3D.FPGA供電FPGA推薦供電電源參數(shù)如下表:VCCIO采用兩種電平供電，為LVDS口供電的Bank1,2,3,5,6采用2.5V供電；其它Bank采用3.3V供電。電源芯片使用AS1301；內(nèi)核供電LVDS總線供電可靠性設(shè)計(jì)（性能，EMC）：a)靜電防護(hù)：無b)快速脈沖群防護(hù)：無c)浪涌防護(hù)：無成本估計(jì)：約380元時(shí)鐘模塊功能：為系統(tǒng)提供實(shí)時(shí)時(shí)鐘。斷電情況下該時(shí)鐘能保持3年以上。接口描述：時(shí)鐘芯片經(jīng)過SPI總線與CPU相連。設(shè)計(jì)原理：斷電時(shí)鐘保持時(shí)間T=1200mAh*30%/(550nA)=654545小時(shí)=74年注：假設(shè)電池容量下降到70%時(shí)時(shí)鐘芯片不能正常工作，1200mAh為電池容量。系統(tǒng)上電時(shí)，(3.3-0.6)>(3.6-0.6-0.6),VCC_3.3V給時(shí)鐘芯片供電，僅當(dāng)系統(tǒng)失電時(shí)3.6V電池才會(huì)給時(shí)鐘芯片供電，D3為了防止3.6V給3.3V系統(tǒng)供電?？煽啃栽O(shè)計(jì)本部分在公司以往各產(chǎn)品中使用效果良好，時(shí)鐘精確度高。成本估計(jì)10元無線通訊功能1、GPRS/CDMA通訊：在終端與主站之間經(jīng)過公網(wǎng)或者專網(wǎng)建立無線通訊，進(jìn)行數(shù)據(jù)交換；2、GPS通訊：經(jīng)過GPS進(jìn)行終端定位；3、短距離無線通訊：本地調(diào)試用。接口描述1、GPRS/CDMA模塊：CPU經(jīng)過UART與GPRS/CDMA模塊進(jìn)行數(shù)據(jù)通訊，經(jīng)過4個(gè)GPIO控制GPRS/CDMA模塊的運(yùn)行及網(wǎng)絡(luò)燈指示。GPS通訊模塊接口：因主CPU串口有限（只有3路，2路用作232/485通訊、剩下1路用作GPRS/CDMA通訊），故用軟串口與GPS模塊進(jìn)行通訊，外加兩個(gè)GPIO控制GPS模塊的復(fù)位及喚醒。下圖為軟串口框圖。短距離無線通訊：因主CPU串口有限（只有3路，2路用作232/485通訊、剩下1路用作GPRS/CDMA通訊），故用軟串口與短距離無線模塊進(jìn)行通訊，外加兩個(gè)GPIO控制短距離無線模塊的復(fù)位及睡眠。原理硬件采用插板結(jié)構(gòu)，與主板分離，保持主板不動(dòng)更換不同通訊模塊，支持cdma，gprs通信模塊。各模塊對(duì)主板的接口統(tǒng)一定義。由于該模塊I/O口允許的輸入最大電壓是VEXT,即2.9~3V，因此輸入信號(hào)需添加分壓電路，這樣輸入信號(hào)大概被調(diào)整至2.7V附近，保證正常工作，另外，電阻R725按照數(shù)據(jù)手冊(cè)看，由于該引腳內(nèi)部已經(jīng)上拉，因此該電阻能夠省略，而且最好不要焊接，因?yàn)樵撃_允許的外接電壓最大為VDDEXT，但以往產(chǎn)品設(shè)計(jì)的時(shí)候，都加了該電阻，尚未發(fā)現(xiàn)問題。模塊原理圖電平轉(zhuǎn)換電路Sim卡接口需要注意的是，圖中D1~D4四個(gè)靜電防護(hù)器必須添加，替代以往該處使用的是集成TVS芯片UCLAMP0504，節(jié)約成本。2、GPS模塊：GPS模塊選用SKG16A，經(jīng)過CPU的軟串口將GPS信息傳輸給CPU.外加收發(fā)指示燈便于觀察與調(diào)試。3、短距離無線模塊：短距離無線通訊采用上海桑銳電子科技有限公司的成品模塊SRWF-1022，其提供透明數(shù)據(jù)接口，能適應(yīng)任何標(biāo)準(zhǔn)或非標(biāo)準(zhǔn)的用戶協(xié)議，自動(dòng)過濾掉空中產(chǎn)生的假數(shù)據(jù)，用戶無需編制多余的程序，實(shí)現(xiàn)所收即所發(fā)。標(biāo)準(zhǔn)配置提供8個(gè)信道，可擴(kuò)展到16/32信道。滿足用戶多種通信組合方式。提供2個(gè)串口三種接口方式，COM1為TTL電平UART接口。COM2為硬件的RS-232/RS-485接口，相對(duì)于軟口的RS-232/RS-485接口，其帶載能力更強(qiáng)（是軟口的6到8倍），工作更加穩(wěn)定。接口波特率為1200/2400/4800/9600/19200bps可選，格式為8N1/8O1/8E1用戶自定義，可傳輸無限長的數(shù)據(jù)幀，用戶編程靈活。接口圖如下；串口使用軟串口。因短距離無線通訊采用的是成品模塊，故只需在電路上加一相應(yīng)的接口。可靠性設(shè)計(jì)基于無線公網(wǎng)模塊的應(yīng)用已經(jīng)積累了一定經(jīng)驗(yàn)，總得來說依然是驅(qū)動(dòng)層及應(yīng)用程序?qū)与p重保護(hù)，驅(qū)動(dòng)層經(jīng)過查詢模塊，獲取鏈路狀態(tài)；應(yīng)用程序經(jīng)過與上位機(jī)的通信超時(shí)機(jī)制判斷鏈路狀態(tài)；一旦發(fā)現(xiàn)鏈路異常，即經(jīng)過重啟鏈路方式修復(fù)通信。成本估計(jì)210元以太網(wǎng)接口功能經(jīng)過以太網(wǎng)，建立CPU和主站的連接。接口描述經(jīng)過hpauto-mdix（交叉線自動(dòng)偵測(cè)及切換）經(jīng)過網(wǎng)絡(luò)變壓器連接到標(biāo)準(zhǔn)RJ45接頭。設(shè)計(jì)原理網(wǎng)口電路主要是根據(jù)網(wǎng)絡(luò)芯片LAN8720A的數(shù)據(jù)手冊(cè)的網(wǎng)口推薦電路。網(wǎng)絡(luò)連接和傳輸指示燈采用獨(dú)立的LED燈指示。可靠性以往產(chǎn)品在實(shí)驗(yàn)中偶發(fā)發(fā)生以太網(wǎng)通訊時(shí)浪涌實(shí)驗(yàn)引起終端損壞或者重啟等現(xiàn)象，隨后改用獨(dú)立網(wǎng)絡(luò)變壓器模式，大大降低出故障概率。成本估計(jì)8元RS232/RS485電路功能將UART信號(hào)轉(zhuǎn)化成RS232信號(hào)或RS485信號(hào)，用于RS232或RS485通訊。接口RS232或RS485電路用過UART口與CPU相連。設(shè)計(jì)原理因RS232和RS485外接端子是共用的，故需一個(gè)雙刀雙擲開關(guān)進(jìn)行切換。RS232電路和RS485電路沿用其它產(chǎn)品的成熟電路。可靠性該部分電路比較成熟，尚未發(fā)現(xiàn)問題成本估計(jì)44.6元SD卡模塊電路功能存儲(chǔ)數(shù)據(jù)及參數(shù)。接口SD卡模塊經(jīng)過CPU的內(nèi)置SD卡控制器接口與CPU相連。設(shè)計(jì)原理所有數(shù)據(jù)線上都加個(gè)47K的上拉電阻用來防止振蕩輸入將引起非期望的高電流損耗和進(jìn)行卡偵測(cè)。各數(shù)據(jù)線上外加一靜電防護(hù)器件防止插拔SD卡時(shí)產(chǎn)生的靜電干擾。可靠性成本估計(jì)8元直流量采集模塊功能用以采集外接電壓型（0~48V）/電流型（4~20mA）傳感器信號(hào)。接口外部傳感器信號(hào)經(jīng)過直流量采集模塊的信號(hào)轉(zhuǎn)換后經(jīng)AD芯片的IIC總線傳輸給CPU。設(shè)計(jì)原理直流采樣部分比較關(guān)鍵的是AD的隔離輸入電路，現(xiàn)采用的是線性光耦電路，在有效隔離的條件下保證輸入輸出的線性度。應(yīng)用線性光耦合器組成的模擬信號(hào)隔離電路的線性度好，電路簡單，有效地解決了模擬信號(hào)與單片機(jī)應(yīng)用系統(tǒng)的電氣隔離問題。驅(qū)動(dòng)級(jí)、緩沖級(jí)采用組合型運(yùn)算放大器,可使線性度提高。如下圖：電路主要由HCNR200型線性光耦和配套外圍電路組成。HCNR200型線性光耦由發(fā)光二極管D1、反饋光電二極管D2、輸出光電二極管D3組成。當(dāng)D1經(jīng)過驅(qū)動(dòng)電流If時(shí),發(fā)出紅外光(伺服光通量)。該光分別照射在D2、D3上,反饋光電二極管吸收D2光通量的一部分,從而產(chǎn)生控制電流I1。該電流用來調(diào)節(jié)If以補(bǔ)償D1的非線性。輸出光電二極管D3產(chǎn)生的輸出電流I2與D1發(fā)出的伺服光通量成線性比例。令伺服電流增益K1=I1/If，正向增益K2=I2/If，則傳輸增益K3=K2/K1=I2/I1,K3的典型值為1。然后經(jīng)過運(yùn)放將I2轉(zhuǎn)化成電壓，供AD采集。此電路中K1=I1/IF≈R180/R181=20/10000=0.2%,I2≈I1=0.2%IF,VAD_DC2=R184*I2=136*IF≈136*IDC2。穩(wěn)壓管D55用于提供5.1V電壓供運(yùn)放工作。VCC經(jīng)過R185、R186分壓后給運(yùn)放U35提供一個(gè)偏置電壓，以補(bǔ)償U(kuò)37，D55損耗的電流。當(dāng)輸入為電壓時(shí)，經(jīng)過撥碼開關(guān)使輸入信號(hào)接到電壓轉(zhuǎn)電流電路,I=(DCV1*R65/(R65+R63))/R52=0.377*DCV1(mA),DCV1=0~48V,故I=0~18.1mA?？煽啃猿杀竟烙?jì)25元USBHOST接口功能用于本地程序升級(jí)及調(diào)試接口USBHOST接口經(jīng)過CPU內(nèi)置的USB2.0接口與CPU相連，支持USB2.0高速(480Mbps)全速（12Mbps）/低速（1.5Mbps）三種模式。設(shè)計(jì)原理1原理圖如下：因CPU內(nèi)部集成了USB2.0控制器，因此只需在電路上加一接口電路。此電路沿用其它產(chǎn)品的成熟電路?？煽啃栽撾娐方?jīng)過之前的產(chǎn)品重復(fù)驗(yàn)證，已經(jīng)基本成熟，風(fēng)險(xiǎn)較低。成本估計(jì)1.5元遙控遙信板硬件框圖遙信電路模塊功能用于外部24V直流開入信息的可靠采集，并經(jīng)過FPAG實(shí)現(xiàn)的LVDS總線上送信息到主板。接口提供給外部開入信號(hào)的為無源24V共負(fù)極接口方式，物理接口端子為間距3.5mm的插拔式接線端子；與主板交換信息給的接口方式為LVDS高速差分總線，物理接口端子為哈丁板卡連接端子。原理設(shè)計(jì)1、模塊由信號(hào)處理電路部分和采集上傳部分組成。單路信號(hào)處理電路原理如下圖：2、采集上送功能電路在FPGA芯片EP4CE6E22C8內(nèi)部實(shí)現(xiàn)。96路經(jīng)上述信號(hào)處理電路傳輸過來的信號(hào)輸入到FPGA的I/O口，芯片把I/O口信息直接采集存儲(chǔ)到內(nèi)部寄存器，在接受到主板經(jīng)過LVDS發(fā)送過來的查尋要求時(shí)，再把內(nèi)部寄存器的信息調(diào)理成LVDS信號(hào)發(fā)送到主板上的FPGA信息處理芯片上。3、考慮到系統(tǒng)機(jī)械結(jié)構(gòu)和信號(hào)的實(shí)際分布情況，把信號(hào)設(shè)計(jì)成6路一組，4組信號(hào)分布在一塊系統(tǒng)插板上，最多4塊插板能實(shí)現(xiàn)采集96路外部信號(hào)，4塊插板經(jīng)過LVDS與主板實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)通訊式信息交換?？煽啃?、信號(hào)處理電路經(jīng)過前期的FTU產(chǎn)品重復(fù)驗(yàn)證，成熟，可靠。EMC性能達(dá)標(biāo)。2、采集上送功能電路由可編程芯片實(shí)現(xiàn)，且LVDS模塊基本成熟，風(fēng)險(xiǎn)較低。成本估計(jì)單路材料成本包含光耦、電阻、電容、二極管、發(fā)光管等。批量采購估計(jì)為：1.2元/路。遙控電路模塊功能經(jīng)過FPAG實(shí)現(xiàn)的LVDS總線接受主板的遙跳、遙合命令信息，并經(jīng)過I/O口控制驅(qū)動(dòng)板載功率繼電器動(dòng)作，從而實(shí)現(xiàn)對(duì)外部開關(guān)裝置的控制功能。接口提供給外部開關(guān)裝置的接口為繼電器無源空觸點(diǎn)，帶載能力為：10A220VAC或10A30VDC，物理接口端子為間距5.08mm的插拔式接線端子；與主板的接口方式為LVDS高速差分總線，物理接口端子為哈丁板卡連接端子。原理設(shè)計(jì)1、模塊的驅(qū)動(dòng)輸出部分原理圖如下：2、設(shè)計(jì)思路是：主板信息經(jīng)過LVDS總線傳輸過來，F(xiàn)PGA芯片EP4CE6E22C8內(nèi)部實(shí)現(xiàn)LVDS差分信號(hào)的接收解析，確認(rèn)需控制的對(duì)應(yīng)I/O管腳，把對(duì)應(yīng)管腳由默認(rèn)的高電平輸出，轉(zhuǎn)換成低電平輸出，對(duì)應(yīng)的管腳連接到如上圖中的YK1標(biāo)識(shí)處驅(qū)動(dòng)光耦，經(jīng)過光耦實(shí)現(xiàn)隔離驅(qū)動(dòng)功率繼電器?？紤]到系統(tǒng)機(jī)械結(jié)構(gòu)和信號(hào)的實(shí)際分布情況，把信號(hào)設(shè)計(jì)成2路（遙跳、遙合）一組，4組信號(hào)分布在一塊系統(tǒng)插板上，最多4塊插板能實(shí)現(xiàn)采集16組32路外部開關(guān)設(shè)備的控制，4塊插板經(jīng)過LVDS與主板實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)通訊式信息交換。繼電器的選型要考慮觸點(diǎn)負(fù)荷，繼電器的體積及價(jià)格?？煽啃?、驅(qū)動(dòng)電路經(jīng)過前期的FTU產(chǎn)品重復(fù)驗(yàn)證，成熟，可靠。EMC性能達(dá)標(biāo)。2、信息接收處理功能電路由可編程芯片實(shí)現(xiàn)，且LVDS模塊基本成熟，風(fēng)險(xiǎn)較低。成本估計(jì)單路材料成本包含光耦、電阻、二極管、繼電器等。批量采購估計(jì)為：13元/路。遙測(cè)板遙測(cè)板框圖遙測(cè)電路模塊功能用于外部交流電壓、電流信息的可靠采集，并經(jīng)過FPAG實(shí)現(xiàn)的LVDS總線上送信息到主板。接口輸入經(jīng)過裝置內(nèi)部高精度CT、PT獲取外部交流信號(hào)，物理接口端子為間距8mm的插拔式航空接線端子；獲取的交流信號(hào)經(jīng)AD芯片轉(zhuǎn)換并實(shí)時(shí)上傳信息給主板，輸出與主板的接口方式為LVDS高速差分總線，物理接口端子為哈丁板卡連接端子。原理設(shè)計(jì)交流信號(hào)前級(jí)采集調(diào)理電路的原理如下：信號(hào)的選擇電路原理圖如下：電路由模擬開關(guān)芯片ADG1334構(gòu)成。模擬開關(guān)對(duì)信號(hào)的隔離和信噪抑制能到達(dá)-70DB。具體性能見下圖（引用自芯片數(shù)據(jù)手冊(cè)）。信號(hào)濾波采集電路原理如下。此電路主要采用芯片AD7606模數(shù)轉(zhuǎn)換芯片實(shí)現(xiàn)，AD7606工作在并行方式，無過采，模擬信號(hào)的輸入范圍為-5V~+5V，采用外部參考電壓標(biāo)準(zhǔn)，外部參考電壓由芯片REF5025A提供。AD芯片控制和LVDS電路原理圖如下。FPGA芯片EP4CE6E22C8內(nèi)部實(shí)現(xiàn)與AD芯片AD7606的總線接口電路，內(nèi)部定時(shí)電路提供精準(zhǔn)的采樣間隔時(shí)間，內(nèi)部寄存器組提供數(shù)據(jù)的緩存空間，內(nèi)部的LVDS電路把緩存空間的數(shù)據(jù)調(diào)理成LVDS信號(hào)發(fā)送到主板。可靠性1、AD采集電路前期經(jīng)過重復(fù)驗(yàn)證，功能穩(wěn)定可靠，對(duì)比以前的模擬信號(hào)電路在采樣精度上有很大的提高。EMC性能達(dá)標(biāo)的關(guān)鍵在PCB設(shè)計(jì)時(shí)要預(yù)留足夠安全間距。2、電路中預(yù)留TVS管，保護(hù)芯片不受高壓損壞，并預(yù)留安全地PGND改進(jìn)EMC性能。3、AD控制和LVDS電路由可編程芯片實(shí)現(xiàn)，且LVDS模塊基本成熟，風(fēng)險(xiǎn)較低。成本估計(jì)單路材料成本包含互感器、電阻、電容、AD部件、模擬開關(guān)部件等。批量采購估計(jì)為：25元/路。電源模塊功能此模塊把外部電源模塊提供的電源經(jīng)EMC可靠性處理后，分成3路24V電源。其中一路再經(jīng)DCDC芯片降壓處理后給裝置提供可靠的24V、12V和5V電源；第二路提供給外部操作回路使用，第三路給開入回路使用。另外本模塊還實(shí)現(xiàn)了電源電池管理功能的控制和檢測(cè)。接口輸入物理接口端子為間距5.08mm的插拔式端子；輸出物理接口端子為哈丁板卡連接端子。原理設(shè)計(jì)1、電源部分的原理圖如下： 圖中輸入電源經(jīng)共模抑制和濾波電路后再經(jīng)氣體放電管和壓敏電阻對(duì)浪涌波形吸收處理后的24V電源一路供給DCDC隔離模塊，最后再經(jīng)DCDC芯片降壓產(chǎn)生5V和12V裝置內(nèi)部主電源；第2、3路分別再次經(jīng)共模抑制和濾波電路和氣體放電管和壓敏電阻處理后供給外部操作回路、開入回路使用；電源電池管理功能的控制和檢測(cè)原理圖如下： 此電路實(shí)現(xiàn)裝置對(duì)后備蓄電池的充放電狀態(tài)的監(jiān)控及控制。包括電源故障、電池欠壓、活化狀態(tài)采集；電池活化啟動(dòng)、退出控制及電池退出控制等。可靠性在4級(jí)極度惡劣電磁環(huán)境下此電路對(duì)浪涌等EMC干擾的抑制性能有待進(jìn)一步的驗(yàn)證，具有一定風(fēng)險(xiǎn)?？伤闶怯布O(shè)計(jì)的疑難點(diǎn)。成本估計(jì)材料成本包含壓敏電阻、安規(guī)電容、共模電感、DCDC模塊、DCDC芯片等。批量采購估計(jì)成本為：250元。元器件總成本：核心板380元CPU板415元電源板342元背板252元遙測(cè)板*4880*4=3520元遙信遙控板*4223*4=892元機(jī)箱800總計(jì)6601元硬件測(cè)試方法依據(jù)硬件設(shè)計(jì)規(guī)范要求的性能指標(biāo)如信號(hào)完整性、電源紋波等，列出本次設(shè)計(jì)與性能指標(biāo)對(duì)應(yīng)的信號(hào)、測(cè)試點(diǎn)。測(cè)試點(diǎn)1)：CPU系統(tǒng)電源，+3.3V2):DDR2芯片電源，+1.8V3):CPU內(nèi)核電源，+1.3V4）：USB內(nèi)核電源，+1.2V5）：USB物理層1.8V電源，+1.8V5):485通訊電源，+3.3V6):直流量采集電路電源電壓，+5V7):FPGA內(nèi)核電源，+1.2V8):LVDS總線電源，+2.5V7):SPI通訊線；8）：I2C通訊線；9）：sUART/UART通訊線；FPGA邏輯設(shè)計(jì)分為子板邏輯和主板邏輯兩部分。子板邏輯子板邏輯如下圖：LVDS收發(fā)部分的邏輯如下：架構(gòu)概述子板FPGA主要實(shí)現(xiàn)AD數(shù)據(jù)采集，遙信IO口數(shù)據(jù)采集，遙控IO口操作，數(shù)據(jù)編解碼，數(shù)據(jù)發(fā)送，數(shù)據(jù)接收功能，遙測(cè)參數(shù)儲(chǔ)存等功能。FPGA內(nèi)部邏輯主要由NIOSII軟核處理器、AD7606接口模塊、IO接口模塊、EPCSFLASH控制接口模塊，F(xiàn)IFO控制狀態(tài)機(jī)，收發(fā)FIFO以及LVDS收發(fā)電路組成。其中各模塊經(jīng)過AVALONMM總線與NIOSII處理器通訊。以下僅對(duì)重要的模塊進(jìn)行說明。1）、CDR模塊，原理如下：首先經(jīng)過PLL產(chǎn)生兩個(gè)相位相差90度頻率為100MHz的時(shí)鐘，利用CLK和CLK90的上升和下降沿分別對(duì)LVDS端口接收來的信號(hào)采樣，如下圖：A、B、C、D分別代表CLK0度、90度、180度、270度4種不同的采集相位，如果在AB之間發(fā)現(xiàn)數(shù)據(jù)有變化，則認(rèn)為C點(diǎn)為當(dāng)前數(shù)據(jù)的最佳采樣點(diǎn)，以C點(diǎn)的采集數(shù)據(jù)做為本次時(shí)鐘的采集數(shù)據(jù)，如果4個(gè)相位都未發(fā)生變化，則沿用上一次的最佳采樣點(diǎn)。2）、8B/10B編解碼模塊由于CDR經(jīng)過偵測(cè)數(shù)據(jù)的跳變沿來選擇采樣點(diǎn)，如果長時(shí)間數(shù)據(jù)沒有變化，且發(fā)送和接收時(shí)鐘頻率和相位上的誤差和抖動(dòng)，長時(shí)間使用同一個(gè)相位的采樣點(diǎn)的話，會(huì)造成數(shù)據(jù)的