數(shù)字電子技術(shù)Chart51

數(shù)字電子技術(shù)Chart_52023/5/27數(shù)字電子技術(shù)Chart5[1]主要內(nèi)容5.1概述5.2簡(jiǎn)單可編程邏輯器件5.3高密度可編程邏輯器件5.4可編程邏輯器件的編程與測(cè)試數(shù)字電子技術(shù)Chart5[1]PLD器件的結(jié)構(gòu)、特點(diǎn)和工作原理；用PLD器件實(shí)現(xiàn)函數(shù)。本章重點(diǎn)數(shù)字電子技術(shù)Chart5[1]1、可編程邏輯器件的含義及用途可編程邏輯器件，簡(jiǎn)稱PLD。是一種可由用戶編程來(lái)實(shí)現(xiàn)各種邏輯功能的器件。它作為通用型的邏輯器件出現(xiàn)，但它的邏輯功能卻是由用戶通過(guò)編程來(lái)設(shè)定，因此，它同時(shí)具有專用型器件的特點(diǎn)。專用型和通用型邏輯器件是數(shù)字集成電路根據(jù)邏輯特點(diǎn)不同進(jìn)行分類得到的。2、PLD的發(fā)展歷程及分類低密度PLD：ROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL。高密度PLD：可擦除的可編程邏輯器件EPLD、復(fù)雜可編程邏輯器件CPLD、可編程邏輯門陣列PFGA。在系統(tǒng)可編程邏輯器件：ISP-PLD5.1概述5.1.1可編程邏輯器件的發(fā)展數(shù)字電子技術(shù)Chart5[1]3、可編程邏輯器件電路的表示與門(b)輸出恒等于0的與門

(c)或門

(d)互補(bǔ)輸出的緩沖器(e)三態(tài)輸出的緩沖器

數(shù)字電子技術(shù)Chart5[1]5.2簡(jiǎn)單可編程邏輯器件根據(jù)與門陣列、或門陣列和輸出結(jié)構(gòu)的不同，簡(jiǎn)單可編程邏輯器件（簡(jiǎn)稱簡(jiǎn)單PLD）可分為4種基本類型：PROM、PLA、PAL和GAL。簡(jiǎn)單PLD也稱為低密度PLD，其基本框圖為：數(shù)字電子技術(shù)Chart5[1]5.2.1只讀存儲(chǔ)器ROM存儲(chǔ)器的相關(guān)概念:半導(dǎo)體存儲(chǔ)器是一種能存儲(chǔ)大量二進(jìn)制信息的半導(dǎo)體器件。常見(jiàn)的半導(dǎo)體存儲(chǔ)器件舉例：軟盤、光盤、U盤、內(nèi)存、閃存等。衡量存儲(chǔ)器性能的兩個(gè)主要指標(biāo)：存儲(chǔ)容量和存取速度。1．存貯容量

定義：存貯二值信息的多少，用Bit或Byte為單位。1K=1024=2102．存取時(shí)間定義：連續(xù)兩次讀?。ɑ?qū)懭耄┎僮魉g隔的最短時(shí)間。

時(shí)間越短，速度越高。數(shù)字電子技術(shù)Chart5[1]存儲(chǔ)器的分類:1.按存取功能分類只讀存儲(chǔ)器（簡(jiǎn)稱ROM）隨機(jī)存儲(chǔ)器（簡(jiǎn)稱RAM）掩膜ROM可編程ROM可編程可擦除的ROM快閃存儲(chǔ)器紫外線擦除電擦除靜態(tài)RAM（結(jié)構(gòu)復(fù)雜、速度快）動(dòng)態(tài)RAM（結(jié)構(gòu)簡(jiǎn)單、集成度高、速度慢）2.按制造工藝分類雙極型MOS型（多用于大容量存儲(chǔ)）數(shù)字電子技術(shù)Chart5[1]1、掩膜ROM（1）掩膜ROM的特點(diǎn)不能由用戶編程，其中的程序是按照用戶的要求專門設(shè)計(jì)，出廠時(shí)內(nèi)部存儲(chǔ)的數(shù)據(jù)已“固化”在里邊。常用來(lái)存放固定的數(shù)據(jù)或程序，如計(jì)算機(jī)系統(tǒng)的引導(dǎo)程序、監(jiān)控程序、函數(shù)表、字符表等。數(shù)字電子技術(shù)Chart5[1]1、掩膜ROM存儲(chǔ)矩陣由存儲(chǔ)單元（二極管、雙極型三極管或MOS管）排列而成。地址譯碼器負(fù)責(zé)將輸入的地址翻譯成相應(yīng)的控制信號(hào)，然后根據(jù)該信號(hào)從存儲(chǔ)矩陣中將指定單元中的數(shù)據(jù)選出，且送到輸出緩沖器。輸出緩沖器既可以提高存儲(chǔ)器的帶負(fù)載能力，也可以實(shí)現(xiàn)對(duì)輸出狀態(tài)的三態(tài)控制，以便與系統(tǒng)的總線聯(lián)接。（2）掩膜ROM的結(jié)構(gòu)框圖及各部分的作用數(shù)字電子技術(shù)Chart5[1]2、可編程只讀存儲(chǔ)器PROM（1）特點(diǎn)在結(jié)構(gòu)上，同樣由地址譯碼器、存儲(chǔ)矩陣和輸出緩沖器三部分組成。在出廠時(shí)已經(jīng)在存儲(chǔ)矩陣的所有交叉點(diǎn)上全部制作了存儲(chǔ)元件，即相當(dāng)于在所有存儲(chǔ)單元中都存入了1。數(shù)字電子技術(shù)Chart5[1]（2）PROM舉例16×8位PROM的結(jié)構(gòu)原理圖熔絲PROM中的內(nèi)容一經(jīng)寫入，就不可能再修改，即只能寫入一次。所以PROM不可能滿足研制過(guò)程中經(jīng)常修改存儲(chǔ)內(nèi)容的需要。數(shù)字電子技術(shù)Chart5[1]11輸出緩沖VCCA1A0D1D3D2D0地址譯碼器存儲(chǔ)單元字線分析已存入數(shù)據(jù)的固定ROM電路。（二極管作存儲(chǔ)單元）☆地址譯碼器☆存儲(chǔ)單元地址譯碼器是一個(gè)與門陣列，每一個(gè)字線對(duì)應(yīng)一個(gè)最小項(xiàng)，且是全部最小項(xiàng)。存儲(chǔ)單元是一個(gè)或門陣列，每一個(gè)位線是將所對(duì)應(yīng)的與項(xiàng)相加，是最小項(xiàng)之和。位線例：固定PROM數(shù)字電子技術(shù)Chart5[1]11輸出緩沖VCCA1A0D1D3D2D0地址譯碼器存儲(chǔ)單元☆

地址譯碼器（字線）和存儲(chǔ)矩陣（位線）之間的關(guān)系。A1A0D3D2D1D000010101101010011111111001011010011111100011字線W和位線D的每個(gè)交叉點(diǎn)都是一個(gè)存儲(chǔ)單元。交叉點(diǎn)接二極管時(shí)相當(dāng)于存1，沒(méi)有接二極管相當(dāng)于存0。交叉點(diǎn)的數(shù)目就是存儲(chǔ)單元數(shù)。存儲(chǔ)容量＝字?jǐn)?shù)X位數(shù)＝4X4交叉點(diǎn)還可以接三極管、MOS管等。只有W0為1其余為字線為00110有0為0，全1為1。有1為1，全0為0。數(shù)字電子技術(shù)Chart5[1]★

PROM通用陣列圖表示法：將字線和位線畫(huà)成相互垂直的一個(gè)陣列，字線和位線的每一個(gè)交叉點(diǎn)對(duì)應(yīng)一個(gè)存儲(chǔ)單元，在交叉點(diǎn)上畫(huà)一個(gè)“點(diǎn)”，表示該單元存“1”，否則表示該單元存“0”?！?/p>

PROM方框圖：地址碼與陣列字線或陣列位線與陣列是輸入變量的全部最小項(xiàng)。不可編程。與項(xiàng)相加，可編程A1A0D3D2D1D0000101011010100111111110例：用二極管作存儲(chǔ)單元的固定ROM數(shù)字電子技術(shù)Chart5[1]3、可編程可擦除只讀存儲(chǔ)器EPROM（1）特點(diǎn)是一種可以多次改寫的ROM，總體結(jié)構(gòu)與前面兩種ROM相同。最早研究成功并投入使用的EPROM是利用紫外線照射芯片上的石英窗口，從而抹去存儲(chǔ)器中的信息，再用電的方式寫入新的信息。存儲(chǔ)單元是用浮置柵雪崩注入型MOS管（FAMOS）構(gòu)成的。數(shù)字電子技術(shù)Chart5[1]3、可編程可擦除只讀存儲(chǔ)器EPROM（2）EPROM芯片舉例------2764A0~A12：13條地址輸入線，表明芯片的容量是8K個(gè)單元。D0~D7：8條數(shù)據(jù)線，表明芯片中的每個(gè)存儲(chǔ)單元存放一個(gè)字節(jié)（即8位二進(jìn)制數(shù)）。數(shù)字電子技術(shù)Chart5[1]4、電可擦除可編程只讀存儲(chǔ)器E2PROM（1）特點(diǎn)可用電信號(hào)進(jìn)行在線擦除與重寫，需要時(shí)間很短。2716型E2PROM的容量為2K×8位，其邏輯符號(hào)為：（2）E2PROM芯片舉例------2716數(shù)字電子技術(shù)Chart5[1]4、電可擦除可編程只讀存儲(chǔ)器E2PROMA0~A10：11條地址輸入線。I/O0~I/O7：8條數(shù)據(jù)輸入/輸出線。數(shù)字電子技術(shù)Chart5[1]5、快閃存儲(chǔ)器（FlashMemory

）閃存具有較快的讀取速度

，以較大區(qū)塊進(jìn)行數(shù)據(jù)抹擦。由于結(jié)構(gòu)的限制，其擦除次數(shù)有限，通常在1萬(wàn)至100萬(wàn)次之間。與硬盤相比，閃存的動(dòng)態(tài)抗震能力更強(qiáng)。典型應(yīng)用：

筆記本、相機(jī)、U盤、手機(jī)等。數(shù)字電子技術(shù)Chart5[1]5.2.2可編程邏輯陣列PLA基本結(jié)構(gòu)中包括與陣列和或陣列，這兩種陣列都可編程。清華大學(xué)電機(jī)系唐慶玉2003年11月15日編AND陣列可編程OR陣列可編程O2O1O0I2I1I0輸出輸入數(shù)字電子技術(shù)Chart5[1]問(wèn)題：圖中的四個(gè)輸出的邏輯式分別是什么？該電路能否用來(lái)設(shè)計(jì)時(shí)序邏輯電路？數(shù)字電子技術(shù)Chart5[1]5.2.3可編程陣列邏輯PAL可編程陣列邏輯（ProgrammabeeArrayLogic）70年代末由MMI公司推出雙極性工藝、熔絲編程方式（一次性編程）是在FPLA（現(xiàn)場(chǎng)可編程邏輯陣列）基礎(chǔ)上發(fā)展而來(lái)的。由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成。數(shù)字電子技術(shù)Chart5[1]1、PAL的基本電路結(jié)構(gòu)及特點(diǎn)基本電路結(jié)構(gòu)數(shù)字電子技術(shù)Chart5[1]一個(gè)編程后的PAL電路：圖中的四個(gè)輸出的邏輯式分別是什么？若,則如何編程？數(shù)字電子技術(shù)Chart5[1]專用輸出結(jié)構(gòu)可編程輸入/輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)異或輸出結(jié)構(gòu)運(yùn)算選通反饋結(jié)構(gòu)2、PAL的幾種輸出電路結(jié)構(gòu)數(shù)字電子技術(shù)Chart5[1]PAL的輸出結(jié)構(gòu)（1）－－專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)的輸出端只能用作輸出使用。數(shù)字電子技術(shù)Chart5[1]PAL的輸出結(jié)構(gòu)（2）－－可編程輸入/輸出結(jié)構(gòu)該結(jié)構(gòu)PAL的輸出端是一個(gè)可編程控制的三態(tài)緩沖器，同時(shí)可以做輸入端使用。數(shù)字電子技術(shù)Chart5[1]PAL的輸出結(jié)構(gòu)（3）－－寄存器輸出結(jié)構(gòu)利用寄存器輸出結(jié)構(gòu)不僅可以存儲(chǔ)與－或邏輯陣列輸出的狀態(tài)，而且能很方便地組成各種時(shí)序邏輯電路。數(shù)字電子技術(shù)Chart5[1]PAL的輸出結(jié)構(gòu)（4）－－異或輸出結(jié)構(gòu)利用異或輸出結(jié)構(gòu)不僅便于對(duì)與－或邏輯陣列輸出的函數(shù)求反，還可以實(shí)現(xiàn)寄存器的保持操作。數(shù)字電子技術(shù)Chart5[1]PAL的輸出結(jié)構(gòu)（5）－－運(yùn)算選通反饋結(jié)構(gòu)利用該結(jié)構(gòu)可以產(chǎn)生多種算術(shù)、邏輯運(yùn)算。數(shù)字電子技術(shù)Chart5[1]PAL的應(yīng)用（1）－－設(shè)計(jì)組合邏輯電路（例5.2）PAL的應(yīng)用（2）－－設(shè)計(jì)時(shí)序邏輯電路（例5.3）PAL的應(yīng)用：數(shù)字電子技術(shù)Chart5[1]GAL采用電可擦除的CMOS工藝制作，可以用電壓信號(hào)擦除并可重新編程。GAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。通過(guò)編程可將OLMC設(shè)置成不同的工作狀態(tài)，這樣就可以用同一種型號(hào)的GAL器件實(shí)現(xiàn)PAL器件所有的各種輸出電路工作模式，從而增強(qiáng)了器件的通用性。GAL16V8的電路結(jié)構(gòu)圖5.2.4通用陣列邏輯（GAL）1、GAL的基本電路結(jié)構(gòu)及特點(diǎn)數(shù)字電子技術(shù)Chart5[1]GAL16V8I0/CLKI1I2I3I4I5I6I7I8GNDVCCF7F6F5F4F3F2F1F0I9/OE20111012-9腳輸入（固定）1腳時(shí)鐘（可定義成輸入）11腳輸出使能（可定義成輸入）12-19腳輸出（也可定義成輸入）I/OOI/OGAL16V8的引腳圖：數(shù)字電子技術(shù)Chart5[1]2、輸出邏輯宏單元(OLMC)(1)OLMC的結(jié)構(gòu)圖9-30OLMC的內(nèi)部結(jié)構(gòu)一個(gè)或門：實(shí)現(xiàn)或邏輯，是或陣列中的一員；

一個(gè)D-FF：實(shí)現(xiàn)時(shí)序邏輯；四個(gè)數(shù)據(jù)選擇器：實(shí)現(xiàn)模式控制；(由AC0和AC1(n)編程控制)門電路：輔助功能。數(shù)字電子技術(shù)Chart5[1]3、OLMC的結(jié)構(gòu)控制字

總控制屏蔽不用乘積項(xiàng)極性控制當(dāng)SYN=1時(shí)，8個(gè)單元都是組合型；當(dāng)SYN=0時(shí)，允許每個(gè)單元自定義為組合型或寄存器型(由AC0、AC1(n)確定)；數(shù)字電子技術(shù)Chart5[1]每個(gè)OLMC包含或門陣列中的一個(gè)或門。一個(gè)或門有8個(gè)輸入端，和來(lái)自與陣列的8個(gè)乘積項(xiàng)(PT)相對(duì)應(yīng)。其中7個(gè)直接相連，第一個(gè)乘積項(xiàng)(圖中最上邊的一項(xiàng))經(jīng)PTMUX相連或門輸出為有關(guān)乘積項(xiàng)之和。異或門的作用是選擇輸出信號(hào)的極性。當(dāng)XOR(n)為1時(shí)，異或門起反相器作用，否則起同相器作用。XOR(n)是控制字中的一位，n為引腳號(hào)。D觸發(fā)器(寄存器)對(duì)異或門的輸出狀態(tài)起記憶(存儲(chǔ))作用，使GAL適用于時(shí)序邏輯電路。4個(gè)多路開(kāi)關(guān)(MUX)在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的組態(tài)。數(shù)字電子技術(shù)Chart5[1]PTMUX是乘積項(xiàng)選擇器，在AC1(n)·AC0控制下選擇第一乘積項(xiàng)或地(0)送至或門輸入端。OMUX是輸出類型選擇器，在AC1(n)+AC0控制下選擇組合型(異或門輸出)或寄存型(經(jīng)D觸發(fā)器存儲(chǔ)后輸出)邏輯運(yùn)算結(jié)果送到輸出緩沖器。TSMUX是三態(tài)緩沖器的使能信號(hào)選擇器，在AC1(n)和AC1控制下從UCC、地、OE或第一乘積項(xiàng)中選擇1個(gè)作為輸出緩沖器的使能信號(hào)。FMUX是反饋源選擇器。在AC1(n)、AC0控制下選擇D觸發(fā)器的Q、本級(jí)OLMC輸出、鄰級(jí)OLMC的輸出或地電平作為反饋源送回與陣列作為輸入信號(hào)。數(shù)字電子技術(shù)Chart5[1](2)結(jié)構(gòu)控制字GAL的結(jié)構(gòu)控制字共82位，每位取值為“1”或“0”，如圖9-31所示。圖中XOR(n)和AC1(n)字段下的數(shù)字對(duì)應(yīng)各個(gè)OLMC的引腳號(hào)。圖9-31GAL的結(jié)構(gòu)控制字?jǐn)?shù)字電子技術(shù)Chart5[1]SYN決定GAL器件是具有寄存器型(時(shí)序型)輸出能力(SYN=0)，還是純粹組合型輸出能力(SYN=1)。在OLMC(12)和OLMC(19)中，SYN還替代AC1(n)，SYN替代AC0作為FMUX的選擇輸入，以維護(hù)與PAL器件的兼容性。AC0、AC1(n)方式控制位。8個(gè)OLMC公用1位AC0。AC1(n)共8位，每個(gè)OLMC(n)有1位，n為引腳號(hào)(12~19)。AC0,AC1(n)兩者配合控制各MUX的工作。XOR(n)極性控制位，共8位，每個(gè)OLMC(n)有1位，它通過(guò)異或門來(lái)控制輸出極性。XOR(n)=0時(shí)，輸出低有效；XOR(n)=1時(shí)，輸出高有效。數(shù)字電子技術(shù)Chart5[1]PT(n)積項(xiàng)禁止位，共64位，和與陣列中64個(gè)乘積項(xiàng)(PT0~PT63)相對(duì)應(yīng)，用以禁止(屏蔽)某些不用的乘積項(xiàng)。在SYN、AC0、AC1(n)組合控制下，OLMC(n)可組態(tài)配置成5種工作模式，表9-4列出了各種模式下對(duì)控制位的配置和選擇。圖9-32(a)~(e)分別表示不同配置模式下OLMC的等效電路。OLMC組態(tài)的實(shí)現(xiàn)，即結(jié)構(gòu)控制字各控制位的設(shè)定都是由開(kāi)發(fā)軟件和硬件自動(dòng)完成的。從以上分析看出GAL器件由于采用了OLMC，所以使用更加靈活，只要寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。這些電路結(jié)構(gòu)完全可以取代PAL器件的各種輸出電路結(jié)構(gòu)。數(shù)字電子技術(shù)Chart5[1]表9-4OLMC工作模式的配置選擇數(shù)字電子技術(shù)Chart5[1]5.3高密度可編程邏輯器件通常將集成度大于1000門/片的PLD稱為高密度可編程邏輯器件（HDPLD）。可擦除可編程邏輯器件EPLD復(fù)雜可編程邏輯器件CPLD現(xiàn)場(chǎng)可編程門陣列FPGA數(shù)字電子技術(shù)Chart5[1]是一種集成度比PAL和GAL高得多的高密度PLD（1萬(wàn)門以上）。基本結(jié)構(gòu)與PAL和GAL類似，仍由可編程的與邏輯陣列、固定的或邏輯陣列和輸出邏輯宏單元（OLMC）組成。EPLD中的OLMC不僅可編程，而且OLMC中的觸發(fā)器還增設(shè)了預(yù)置數(shù)和異步置零功能，因此比GAL中的OLMC有更大的使用靈活性。5.3.1可擦除可編程邏輯器件（EPLD）數(shù)字電子技術(shù)Chart5[1]5.3.2復(fù)雜可編程邏輯器件（CPLD）1.CPLD的結(jié)構(gòu)（a）通用CPLD結(jié)構(gòu)框圖（b）邏輯塊結(jié)構(gòu)圖數(shù)字電子技術(shù)Chart5[1]2.CPLD的組成Altera公司生產(chǎn)的MAX7000A從結(jié)構(gòu)上主要包括邏輯陣列塊（LAB）、宏單元、I/O控制塊和可編程互連陣列（PIA）四部分。（1）邏輯陣列塊（LAB）每個(gè)邏輯陣列塊由16個(gè)宏單元組成，其輸入信號(hào)分別來(lái)自于PIA的36個(gè)通用邏輯輸入、全局控制信號(hào)和從I/O引腳到寄存器的直接輸入通道。（2）宏單元主要由與陣列、乘積項(xiàng)選擇陣列、一個(gè)或門、一個(gè)異或門、一個(gè)觸發(fā)器和四個(gè)數(shù)據(jù)選擇器構(gòu)成，因此，每一個(gè)宏單元就相當(dāng)于一片GAL。MAX7000A所有宏單元的OLMC都能單獨(dú)的被配置成組合邏輯工作方式或時(shí)序邏輯工作方式。數(shù)字電子技術(shù)Chart5[1]2.CPLD的組成（3）I/O控制塊MAX7000A的每一個(gè)I/O控制塊允許每個(gè)I/O引腳單獨(dú)的配置成輸入、輸出或雙向工作方式。所有I/O引腳都有一個(gè)三態(tài)輸出緩沖器，可以從6～16個(gè)全局輸出使能信號(hào)中選擇一個(gè)信號(hào)作為其控制信號(hào)，也可以選擇集電極開(kāi)路輸出。（4）可編程互連陣列（PIA）PIA可以將多個(gè)LAB和I/O控制塊連接起來(lái)構(gòu)成所需要的邏輯功能。MAX7000A中的PIA是一組可編程的全局總線，可以將輸入任何信號(hào)源送到整個(gè)芯片的各個(gè)地方。數(shù)字電子技術(shù)Chart5[1]5.3.3現(xiàn)場(chǎng)可編程門陣列（FPGA）是一種高密度PLD（3萬(wàn)門以上/片）。電路結(jié)構(gòu)不再是由與－或邏輯陣列和輸出邏輯宏單元（OLMC）組成，而是由若干獨(dú)立的可編程邏輯模塊組成。用戶可以通過(guò)編程將這些邏輯模塊連接成所需要的數(shù)字系統(tǒng)。數(shù)字電子技術(shù)Chart5[1]FPGA的基本結(jié)構(gòu)形式示意圖：數(shù)字電子技術(shù)Chart5[1]FPGA的大部分引腳都與可編程的IOB相連，均可根據(jù)需要設(shè)置成輸入端或輸出端。每個(gè)CLB中都包含組合邏輯電路和存儲(chǔ)電路（觸發(fā)器）兩部分，可以設(shè)置成規(guī)模不大的組合邏輯電路或時(shí)序邏輯電路。為了能將這些CLB靈活地連接成各種應(yīng)用電路，在CLB之間的布線區(qū)內(nèi)配備了豐富的連線資源。這些互連資源包括不同類型的金屬線、可編程的開(kāi)關(guān)矩陣和可編程的連接點(diǎn)。FPGA的結(jié)構(gòu)特點(diǎn)：數(shù)字電子技術(shù)Chart5[1]FPGA的優(yōu)點(diǎn)：FPGA的這種CLB陣列結(jié)構(gòu)形式克服了PAL等PLD中那種固定的與－或邏輯陣列結(jié)構(gòu)的局限性，在組成一些復(fù)雜的、特殊的數(shù)字系統(tǒng)時(shí)顯得更加靈活。同時(shí)，由于加大了可編程I/O端的數(shù)目，也使得各引腳信號(hào)的安排更加方便和合理。數(shù)字電子技術(shù)Chart5[1]FPGA的缺點(diǎn)：信號(hào)傳輸延遲時(shí)間不確定。在構(gòu)成復(fù)雜的數(shù)字系統(tǒng)時(shí)一般總要將若干個(gè)CLB組合起來(lái)才能實(shí)現(xiàn)。而由于每個(gè)信號(hào)的傳輸途徑各異，所以傳輸延遲時(shí)間也就不可能相等。這不僅會(huì)給設(shè)計(jì)工作帶來(lái)麻煩，而且也限制了器件的工作速度。FPGA中的編程數(shù)