微機原理講義ppt

微機原理講義ppt1第一頁，共一百一十一頁，編輯于2023年，星期六第四章存儲器系統(tǒng)2第二頁，共一百一十一頁，編輯于2023年，星期六第一節(jié)概述3第三頁，共一百一十一頁，編輯于2023年，星期六在現(xiàn)代計算機中，存儲器是核心組成部分之一。因為有了它，計算機才具有“記憶”功能，才能把程序及數(shù)據(jù)的代碼保存起來，才能使計算機系統(tǒng)脫離人的干預(yù)，而自動完成信息處理的功能。存儲器的性能指標(biāo)有：容量、速度和成本。容量：指存儲器所包含的存儲單元的總數(shù)單位：MB（1MB＝220字節(jié)）或GB（1GB＝230字節(jié)）每個存儲單元（一個字節(jié)）都有一個地址，CPU按地址對存儲器進行訪問速度(存取時間):

在存儲器地址被選定后，存儲器讀出數(shù)據(jù)并送到CPU（或者是把CPU數(shù)據(jù)寫入存儲器）所需要的時間。單位：ns（1ns=10-9秒）

成本：存儲器的位成本也是存儲器的重要性能指標(biāo)。4第四頁，共一百一十一頁，編輯于2023年，星期六從整體看，其速度接近高速緩存的速度，其容量接近輔助存儲器的容量，而位成本接近廉價慢速輔存的平均價格。在計算機系統(tǒng)中常采用三級存儲器結(jié)構(gòu)內(nèi)存儲器（使用半導(dǎo)體存儲器芯片）Cache存儲器主存儲器（RAM和ROM）外存儲器（軟盤、硬盤、光盤）后備存儲器（磁帶、光盤）外存儲器(輔助存儲器)5第五頁，共一百一十一頁，編輯于2023年，星期六6第六頁，共一百一十一頁，編輯于2023年，星期六單列直插式內(nèi)存條Rambus內(nèi)存條模塊(Rdram)7第七頁，共一百一十一頁，編輯于2023年，星期六存儲器分類隨著計算機系統(tǒng)結(jié)構(gòu)的發(fā)展和器件的發(fā)展，存儲器的種類日益繁多，分類的方法也有很多種按構(gòu)成存儲器的器件和存儲介質(zhì)分類從理論上講，只要有兩個明顯穩(wěn)定的物理狀態(tài)的器件和介質(zhì)都能用來存儲二進制信息。磁芯存儲器半導(dǎo)體存儲器光電存儲器磁膜，磁泡存儲器光盤存儲器存儲器8第八頁，共一百一十一頁，編輯于2023年，星期六2)按存取方式分類RAM(RandomAccessMemory隨機存取存儲器)：通過指令可以隨機地、個別地對各個存儲單元進行訪問。訪問所需時間基本固定，而與存儲單元地址無關(guān)。計算機的內(nèi)存主要采用隨機存儲器。隨機存儲器多采用MOS(金屬氧化物半導(dǎo)體)型半導(dǎo)體集成電路芯片制成。易失性。DRAM（動態(tài)隨機存取存儲器）SRAM（靜態(tài)隨機存取存儲器）9第九頁，共一百一十一頁，編輯于2023年，星期六ROM（ReadOnlyMemory只讀存儲器）只能讀出不能寫入的存儲器，它通常用來存放固定不變的程序、漢字字型庫、字符及圖形符號等。由于它和RAM分享主存的地址空間，所以仍屬于主存的一部分。MaskROM（掩膜ROM）PROM（ProgrammableROM）和EPROM（ErasableProgrammableROM）FlashROM（快擦除ROM，或閃速存儲器）10第十頁，共一百一十一頁，編輯于2023年，星期六3)按在計算機中的作用分類可分為主存(內(nèi)存),輔存(外存),緩沖存儲器等。主存速度快，容量小，位價格較高；輔存速度慢，容量大，位價格低；緩沖存儲器用在兩個不同工作速度的部件之間,在交換信息過程中起緩沖作用。半導(dǎo)體存儲器只讀存儲器ROM隨機存取存儲器RAM靜態(tài)隨機存儲器SRAM（高速）動態(tài)隨機存儲器DRAM（低速）掩膜ROM（MaskROM）可編程ROM（PROM）可擦除PROM（EPROM）快擦除存儲器（FlashROM）（用于Cache）（用于主存儲器）11第十一頁，共一百一十一頁，編輯于2023年，星期六主存儲器RAMROM輔助存儲器緩沖存儲器存儲器雙極型半導(dǎo)體存儲器MOS存儲器可編程只讀存儲器PROM可擦除可編程只讀存儲器EPROM,EEPROM掩膜型只讀存儲器MROM磁盤存儲器磁帶存儲器光盤存儲器12第十二頁，共一百一十一頁，編輯于2023年，星期六一般使用DRAM芯片組成存儲容量含義：指存儲器所包含的存儲單元的總數(shù)單位：MB（1MB＝220字節(jié)）或GB（1GB＝230字節(jié)）每個存儲單元（一個字節(jié)）都有一個地址，CPU按地址對存儲器進行訪問存取時間含義：在存儲器地址被選定后，存儲器讀出數(shù)據(jù)并送到CPU（或者是把CPU數(shù)據(jù)寫入存儲器）所需要的時間單位：ns（1ns=10-9秒）主存儲器13第十三頁，共一百一十一頁，編輯于2023年，星期六存儲器體系結(jié)構(gòu)在微型機系統(tǒng)中，存儲器是很重要的組成部分，雖然存儲器的種類很多，但它們在系統(tǒng)中的整體結(jié)構(gòu)及讀寫的工作過程是基本相同的。一般情況下，一個存儲器系統(tǒng)由以下幾部分構(gòu)成。1)基本存儲單元一個基本存儲單元可以存放一位二進制信息，其內(nèi)部有兩個穩(wěn)定且互相對立的狀態(tài)，并能夠在外部對其狀態(tài)進行識別和改變。雙穩(wěn)電路(高,低電平);磁化單元(正向,反向)14第十四頁，共一百一十一頁，編輯于2023年，星期六2)存儲體一個基本存儲單元只能保存一位二進制信息，若要存放M×N個二進制信息，就要用M×N個基本存儲單元，它們按一定的規(guī)則排列起來，這些由基本存儲單元所構(gòu)成的陣列稱為存儲體或存儲矩陣。如8K×8表示存儲體中一共8K個存儲單元,每個存儲單元存放8位數(shù)據(jù)。微機系統(tǒng)的內(nèi)存是按字節(jié)組織的，每個字節(jié)由8個基本的存儲單元構(gòu)成，能存放8位二進制信息，CPU把這8位二進制信息作為一個整體來進行處理。15第十五頁，共一百一十一頁，編輯于2023年，星期六3)地址譯碼器由于存儲器系統(tǒng)是由許多存儲單元構(gòu)成的，每個存儲單元存放8位二進制信息，每個存儲單元都用不同的地址加以區(qū)分。CPU要對某個存儲單元進行讀/寫操作，必須先通過地址總線，向存儲器系統(tǒng)發(fā)出所需訪問的存儲單元的地址碼。地址譯碼器的作用是用來接受CPU送來的地址信號并對它們進行譯碼，選擇與地址碼相對應(yīng)的存儲單元，以便對該單元進行操作。地址譯碼有兩種方式：單譯碼和雙譯碼。16第十六頁，共一百一十一頁，編輯于2023年，星期六內(nèi)存儲器結(jié)構(gòu)與工作過程示意圖00000000000000000000000000000001存儲單元（8位）地址寄存器地址譯碼器地址總線讀寫控制電路數(shù)據(jù)總線控制總線10110111Write信號內(nèi)存17第十七頁，共一百一十一頁，編輯于2023年，星期六CBAY0Y1Y2Y3Y4Y5Y6Y7000111001010011100101110有n根地址線，最多可選通2n個地址輸入輸出CBAY0Y1Y2Y3Y4Y5Y6Y7000011111110011011111101011011111011111011111001111011110111111011110111111011111111111018第十八頁，共一百一十一頁，編輯于2023年，星期六單譯碼：適用于小容量存儲器，存儲器線性排列，特點是譯碼輸出線較多。當(dāng)?shù)刂反a有10根時，有210＝1024根輸出線，分別控制1024條字選擇線。00000000000000000000000000000001存儲單元（8位）地址寄存器地址譯碼器地址總線讀寫控制電路數(shù)據(jù)總線控制總線10110111Write信號內(nèi)存19第十九頁，共一百一十一頁，編輯于2023年，星期六雙譯碼：存儲器以矩陣的形式排列，將地址線分成兩部分，對應(yīng)的地址譯碼器也是兩部分，即行譯碼器和列譯碼器，行譯碼器輸出行地址選擇信號，列譯碼器輸出列地址選擇信號，行列選擇線交叉處即為選中的內(nèi)存單元。其特點是譯碼輸出線較少，適合于較大的存儲器系統(tǒng)。20第二十頁，共一百一十一頁，編輯于2023年，星期六例，將n根地址線分成M＋N，相應(yīng)的存儲單元為2M×2N,地址選擇線共有2M+2N條,大大小于2n條。2M選擇線2N選擇線21第二十一頁，共一百一十一頁，編輯于2023年，星期六4)片選與讀寫控制信號片選信號用以實現(xiàn)芯片的選擇，對于一個芯片來說，只有片選信號有效，才能對其進行讀寫操作。應(yīng)首先使芯片的片選信號有效(大地址)，才能選擇其中的存儲單元進行操作。讀寫控制信號用來實現(xiàn)對存儲器中數(shù)據(jù)的流向的控制。22第二十二頁，共一百一十一頁，編輯于2023年，星期六12345輸出地址地址選通讀信號有效數(shù)據(jù)從內(nèi)存輸出數(shù)據(jù)上數(shù)據(jù)總線23第二十三頁，共一百一十一頁，編輯于2023年，星期六12345輸出地址地址選通寫信號有效數(shù)據(jù)進入內(nèi)存數(shù)據(jù)從CPU上數(shù)據(jù)總線24第二十四頁，共一百一十一頁，編輯于2023年，星期六I/O電路位于系統(tǒng)數(shù)據(jù)總線與被選中的存儲單元之間，用來控制信息的讀出與寫入，必要時，還可包含對I/O信號的驅(qū)動及放大處理功能。5)I/O電路6)其他外圍電路對不同類型的存儲器系統(tǒng)，有時需要一些特殊的外圍電路，如動態(tài)刷新電路等。25第二十五頁，共一百一十一頁，編輯于2023年，星期六第二節(jié)讀寫存儲器RAM26第二十六頁，共一百一十一頁，編輯于2023年，星期六在微機系統(tǒng)的工作過程中可以隨時地對其中的各個存儲單元進行讀/寫操作。一、靜態(tài)RAM1)基本存儲單元T1，T2控制管T3，T4負載管T1截止，T2導(dǎo)通A=1(高電平)B=0(低電平)101027第二十七頁，共一百一十一頁，編輯于2023年，星期六T1導(dǎo)通，T2截止A=0(低電平)B=1(高電平)0101電路具有兩個相對的穩(wěn)定狀態(tài)，在沒有外觸發(fā)的條件下狀態(tài)是穩(wěn)定不變的雙穩(wěn)電路28第二十八頁，共一百一十一頁，編輯于2023年，星期六寫過程X譯碼線為高,T5,T6導(dǎo)通；Y譯碼線為高,T7,T8導(dǎo)通;數(shù)據(jù)信號從兩邊I/O輸入,使T1,T2分別導(dǎo)通或截止；X,Y譯碼信號消失,存儲單元狀態(tài)穩(wěn)定保持。T7,T8是公用的，不屬于具體的存儲單元29第二十九頁，共一百一十一頁，編輯于2023年，星期六讀過程X譯碼線為高,T5,T6導(dǎo)通；Y譯碼線為高,T7,T8導(dǎo)通;數(shù)據(jù)信號從A,B輸出,送至兩邊的I/O線上，驅(qū)動差動放大器，判斷信號值；4)X,Y譯碼信號消失,存儲單元狀態(tài)保持不變。30第三十頁，共一百一十一頁，編輯于2023年，星期六2)靜態(tài)RAM存儲芯片Intel2114Intel2114是一種1K×4的靜態(tài)存儲芯片，其最基本的存儲單元是六管存儲電路。10位地址線，4位數(shù)據(jù)線。有1024個4bit的存儲單元。4096個基本存儲電路，排列形式為64×64，存儲單元的排列形式是64×16，6根地址線用于行譯碼，4根用于列譯碼，即每行中每4個基本存儲電路是同一地址，但分別接不同的I/O線。31第三十一頁，共一百一十一頁，編輯于2023年，星期六32第三十二頁，共一百一十一頁，編輯于2023年，星期六CS為高電平，封鎖與門，使輸入輸出緩沖器高阻，數(shù)據(jù)不能進行讀寫操作。CS為低電平，WR為高電平，讀控制線有效，數(shù)據(jù)從存儲器流向數(shù)據(jù)總線。讀控制線寫控制線33第三十三頁，共一百一十一頁，編輯于2023年，星期六CS為低電平，WR為低電平，寫控制線有效，數(shù)據(jù)從數(shù)據(jù)總線流向存儲器。讀控制線寫控制線34第三十四頁，共一百一十一頁，編輯于2023年，星期六Intel2114引腳圖A0～A9:地址信號輸入，選通1024個地址單元。I/O0～I/O3:數(shù)據(jù)信號雙向，每個地址單元4位二進制。：片選，低電平有效，有效時才能對芯片操作：讀/寫控制線，低電平時，數(shù)據(jù)由數(shù)據(jù)總線寫入存儲器；高電平時，數(shù)據(jù)由存儲器輸出至數(shù)據(jù)總線。35第三十五頁，共一百一十一頁，編輯于2023年，星期六二、動態(tài)RAM1)基本存儲單元字選線數(shù)據(jù)線由T1與C構(gòu)成，當(dāng)C充有電荷，存儲單元為1，反之為0。依靠C的充放電原理來保存信息。寫操作：字選線為高，T1導(dǎo)通，數(shù)據(jù)信息通過數(shù)據(jù)線進入存儲單元；讀操作：字選線為高，T1導(dǎo)通，C上的電荷輸出到數(shù)據(jù)線上。分布電容電容C上的電荷會泄漏，所以要定時對存儲單元進行刷新操作，補充電荷。36第三十六頁，共一百一十一頁，編輯于2023年，星期六2)動態(tài)RAM存儲芯片Intel2164AIntel2164A是一種64K×1的動態(tài)存儲芯片，其最基本的存儲單元是單管存儲電路。8位地址線，1位數(shù)據(jù)線.存儲單元為64×1024個，應(yīng)該有16根地址線選擇唯一的存儲單元，由于封裝的限制，該芯片只有8位地址線引腳，所以16位地址信息分兩次進行接收，相應(yīng)的分別有行選通和列選通加以協(xié)調(diào)，在芯片內(nèi)部，還有8位地址鎖存器對一次輸入的8位地址進行保存。由于有8位行地址選擇線，8位列地址選擇線，所以存儲體為256×256，分成4個128×128的存儲陣列。每存儲陣列內(nèi)的存儲單元用7位行列地址唯一選擇，再用剩下的1位行列地址控制I/O口進行4選1。37第三十七頁，共一百一十一頁，編輯于2023年，星期六存儲體：64K×1的存儲體由4個128×128的存儲陣列組成。216＝4×27×2738第三十八頁，共一百一十一頁，編輯于2023年，星期六地址鎖存器：Intel2164采用雙譯碼，故其16位地址信息要分兩次輸入。由于封裝的限制，這16位信息必須通過同一組引腳分兩次接收，因此芯片內(nèi)部有個能保存8位地址信息的地址鎖存器。地址鎖存器39第三十九頁，共一百一十一頁，編輯于2023年，星期六數(shù)據(jù)輸入緩沖器：用以暫存輸入的數(shù)據(jù)。數(shù)據(jù)輸入緩沖器數(shù)據(jù)輸出緩沖器：用以暫存要輸出的數(shù)據(jù)。數(shù)據(jù)輸出緩沖器40第四十頁，共一百一十一頁，編輯于2023年，星期六數(shù)據(jù)輸入緩沖器數(shù)據(jù)輸出緩沖器數(shù)據(jù)輸出緩沖器：用以暫存要輸出的數(shù)據(jù)。寫允許時鐘緩沖器：用以控制芯片的數(shù)據(jù)傳送方向。41第四十一頁，共一百一十一頁，編輯于2023年，星期六1/128行、列譯碼器：分別用來接收7位的行、列地址，經(jīng)譯碼后，從128×128個存儲單元中選擇出一個確定的存儲單元，以便進行讀寫操作。4個存儲單元選中后，經(jīng)過1位行列地址譯碼，通過I/O門選擇1位輸入輸出。由列選通控制輸出42第四十二頁，共一百一十一頁，編輯于2023年，星期六行、列時鐘緩沖器：用以協(xié)調(diào)行、列地址的選通信號128讀出放大器：與4個128×128存儲陣列相對應(yīng)，接收行地址選通的4×128個存儲單元的信息，經(jīng)放大(刷新)后，再寫回原存儲單元。43第四十三頁，共一百一十一頁，編輯于2023年，星期六Intel2164A的外部結(jié)構(gòu)A0～A7:地址信號輸入，分時接收CPU選送的行、列地址。DIN:數(shù)據(jù)輸入引腳DOUT:數(shù)據(jù)輸出引腳：行地址選通，低電平有效，有效時表明芯片當(dāng)前接收的是行地址。:讀/寫控制線,低電平時,寫操作;高電平時,讀操作。：列地址選通，低電平有效，有效時表明芯片當(dāng)前接收的是列地址。此時，應(yīng)保持為低電平N/S:未用引腳44第四十四頁，共一百一十一頁，編輯于2023年，星期六Intel2164A的工作方式和及其時序關(guān)系：讀操作行地址領(lǐng)先于行選通先有效，行選通后將行地址鎖存，然后列地址上地址線，列地址選通鎖存。讀寫信號為高電平，控制數(shù)據(jù)從存儲單元輸出到DOUT。行鎖存列鎖存45第四十五頁，共一百一十一頁，編輯于2023年，星期六寫操作：對行、列選通信號要求不變。寫信號先于列選通有效，寫入的數(shù)據(jù)信息必須在列選通有效前送入DIN，且在列選通有效后，繼續(xù)保持一段時間，才能保證數(shù)據(jù)能正確寫入。行鎖存列鎖存12346第四十六頁，共一百一十一頁，編輯于2023年，星期六讀－改－寫操作：在指令中，常常需要對指定單元的內(nèi)容讀出并修改后寫回到原單元中，這種指令稱為讀－改－寫指令。如：AND[BX],AXADD[SI],BX為了加快操作速度，在動態(tài)存儲器中專門設(shè)計了針對讀－改－寫指令的時序，遇到讀－改－寫指令，存儲器自動用該時序進行操作。47第四十七頁，共一百一十一頁，編輯于2023年，星期六類似于讀操作和寫操作的結(jié)合，在行選通和列選通同時有效的情況下，寫信號高電平，先讀出，在CPU內(nèi)修改后，寫信號變低，再實現(xiàn)寫入。不是兩個讀寫周期。先讀后寫48第四十八頁，共一百一十一頁，編輯于2023年，星期六刷新操作：由于存儲單元中存儲信息的電容上的電荷會泄漏，所以要在一定的時間內(nèi)，對存儲單元進行刷新操作，補充電荷。芯片內(nèi)部有4個128單元的讀放大器，在進行刷新操作時，芯片只接收從地址總線上發(fā)來的低7位的行地址，1次從4個128×128的存儲矩陣中各選中一行，共4×128個單元，分別將其所保存的信息輸出到4個128單元的讀放大器中，經(jīng)放大后，再寫回原存儲單元，這樣實現(xiàn)刷新操作。49第四十九頁，共一百一十一頁，編輯于2023年，星期六由列選通控制輸出低7位高1位因此，在刷新操作中，只有行選通起作用，即芯片只讀取行地址，由于列選通控制輸出緩沖器，所以在刷新時，數(shù)據(jù)不會送到輸出數(shù)據(jù)線DOUT上。50第五十頁，共一百一十一頁，編輯于2023年，星期六可見，由行選通信號把刷新地址鎖存進行地址鎖存器，則選中的4×128個單元都讀出和重寫。列選通信號在刷新過程中無效，所以數(shù)據(jù)不會輸入與輸出。51第五十一頁，共一百一十一頁，編輯于2023年，星期六第三節(jié)只讀存儲器ROM52第五十二頁，共一百一十一頁，編輯于2023年，星期六掩膜ROM掩膜ROM所保存的信息取決于制造工藝，一旦芯片制成后，用戶是無法變更其結(jié)構(gòu)的。這種存儲單元中保存的信息，在電源消失后，也不會丟失，將永遠保存下去。53第五十三頁，共一百一十一頁，編輯于2023年，星期六若地址信號為00，則選中第一條字線，該線輸出為1，若有MOS管與其相連，該MOS管導(dǎo)通，對應(yīng)的位線就輸出為0，若沒有管子與其相連，輸出為1，所以，選中字線00后輸出為0110。同理，字線01輸出為0101。54第五十四頁，共一百一十一頁，編輯于2023年，星期六可編程序的ROM：PROM編程由專門的電路進行（接高電平），一旦寫入，只能讀出使用，不能再修改。這個寫入的過程成為固化過程。PROM是將熔絲串聯(lián)在ROM單元電路中，編程寫入時，若寫入0，則使其通過一個大的電流，讓熔絲熔斷開路；而寫入1時，不通過電流，使單元保持不變。大電流擊穿55第五十五頁，共一百一十一頁，編輯于2023年，星期六可擦除可編程序的ROM：EPROM首先，柵極浮空，沒有電荷，沒有導(dǎo)電通道，漏源級之間不導(dǎo)電，表明存儲單元保存的信息為“1”。如果在漏源級之間加上+25V的電壓，漏源極被瞬間擊穿，電子通過SiO2絕緣層注入到浮動?xùn)牛訓(xùn)艃?nèi)有大量的負電荷。當(dāng)高電壓去除后，由于浮動?xùn)胖車荢iO2絕緣層，負電荷無法泄漏，在N基體內(nèi)感應(yīng)出導(dǎo)電溝道。56第五十六頁，共一百一十一頁，編輯于2023年，星期六導(dǎo)電溝道表明相應(yīng)的存儲單元導(dǎo)通，這時存儲單元所保存的信息為“0”。一般情況下，浮動?xùn)派系碾姾刹粫孤?，并且在微機系統(tǒng)的正常運行過程中，其信息只能讀出而不能改寫如果要清除存儲單元中所保存的信息，就必須將浮動?xùn)艃?nèi)的負電荷釋放掉。用一定波長的紫外光照射浮動?xùn)牛撾姾煽梢垣@得足夠的能量擺脫SiO2的包圍，以光電流的形式釋放掉，這時，原來存儲的信息也就不存在了。導(dǎo)通57第五十七頁，共一百一十一頁，編輯于2023年，星期六由這種存儲單元所構(gòu)成的ROM存儲芯片，在其上方有一個石英玻璃的窗口，紫外線正是通過這個窗口來照射其內(nèi)部電路而擦除信息的，一般擦除信息需用紫外線照射15～20分鐘。58第五十八頁，共一百一十一頁，編輯于2023年，星期六EPROM芯片Intel2716Intel2716是一種2K×8的EPROM存儲器芯片，其最基本的存儲單元就是帶有浮動?xùn)诺腗OS管，有11條地址線，8條數(shù)據(jù)線，地址信號采用雙譯碼的方式來尋址存儲單元。相應(yīng)的系列還有：Intel2732(4K×8),2764(8K×8),27128(16K×8),27512(64K×8)等。在微機系統(tǒng)中，該種類型的芯片是常用芯片，通常用來做程序存儲器。59第五十九頁，共一百一十一頁，編輯于2023年，星期六Intel2716的內(nèi)部結(jié)構(gòu)x譯碼器：可以對7位行地址進行譯碼，共尋址128個單元y譯碼器：可以對4位列地址進行譯碼，共尋址16個單元；16Kbit存儲陣列：有128行，16列，每個存儲單元有8個基本存儲單元，各存儲1位數(shù)據(jù)信息。128×128bit存儲陣列2KB存儲矩陣60第六十頁，共一百一十一頁，編輯于2023年，星期六輸出允許和片選和編程邏輯：用以實現(xiàn)片選和控制信息的讀寫；數(shù)據(jù)輸出緩沖器：實現(xiàn)對輸出數(shù)據(jù)的緩沖，選中地址的存儲單元中的8位數(shù)據(jù)并行輸出。61第六十一頁，共一百一十一頁，編輯于2023年，星期六Intel2716的外部結(jié)構(gòu)A10～A0:地址信號輸入，可尋址211=2048(2K)個存儲單元，每個存儲單元內(nèi)包括8個1bit基本存儲單元；D0～D7:雙向數(shù)據(jù)信號輸入輸出，在常規(guī)電壓(5V)下只能用作輸出，在編程電壓(25V)和滿足一定的編程條件時可作為程序代碼的輸入端；：片選信號輸入，低電平有效，只有片選端為低電平，才能對相應(yīng)的芯片進行操作；：數(shù)據(jù)輸出允許信號，輸入，低電平有效，該信號有效時，開啟輸出數(shù)據(jù)緩沖器，允許數(shù)據(jù)信號輸出62第六十二頁，共一百一十一頁，編輯于2023年，星期六VCC:+5V電源，用于在一般情況下的讀(程序)操作；VPP:+25V電源，用于在專用的裝置上寫操作，即在大電壓的作用下將數(shù)據(jù)固化輸入到存儲單元。速度較慢。在輸入的過程中不斷將數(shù)據(jù)讀出進行校驗。GND:地63第六十三頁，共一百一十一頁，編輯于2023年，星期六Intel2716的工作方式及操作時序1)讀方式這是EPROM的主要工作方式，在讀操作的過程中，片選信號和輸出允許信號要同時有效。同時有效同時有效64第六十四頁，共一百一十一頁，編輯于2023年，星期六2)禁止方式片選信號為低電平，數(shù)據(jù)輸出允許信號為高電平，禁止該芯片輸出，數(shù)據(jù)線為高阻狀態(tài)；3)備用方式片選信號為高電平，芯片的功耗降低，數(shù)據(jù)輸出端高阻；4)寫入方式片選信號為低電平，數(shù)據(jù)輸出允許信號為高電平，VPP接25V，將地址碼及該地址欲固化寫入的數(shù)據(jù)分別送到地址線和數(shù)據(jù)線上，待信號穩(wěn)定后，在片選端輸入一寬度為50ms的正脈沖，即可寫入一個存儲單元的信息。65第六十五頁，共一百一十一頁，編輯于2023年，星期六5)校驗方式在編程過程中，為了檢查編程時寫入的數(shù)據(jù)是否正確，通常在編程的過程中包含校驗操作。在一個字節(jié)的編程完成后，電源接法不變，但數(shù)據(jù)輸出允許信號為低電平，則同一單元的數(shù)據(jù)就在數(shù)據(jù)線上輸出，這樣就可與輸入數(shù)據(jù)相比較，來校驗編程的結(jié)果是否正確。66第六十六頁，共一百一十一頁，編輯于2023年，星期六電可擦除可編程ROM(ElectronicErasibleProgrammableROM)EEPROME2PROM原理與EPROM類似，當(dāng)浮動?xùn)派蠜]有電荷時，漏源極不導(dǎo)電，數(shù)據(jù)信息為“1”，當(dāng)浮動?xùn)艓想姾?，漏源極導(dǎo)通，數(shù)據(jù)信息為“0”。在第一級浮動?xùn)派厦嬖黾恿说诙壐訓(xùn)?，?dāng)VG電壓為正，電荷流向第一級浮動?xùn)?編程)，當(dāng)VG電壓為負，電荷從浮動?xùn)帕飨蚵O(擦除)，這個過程要求電流極小，可用普通電源(5V)供給VG。67第六十七頁，共一百一十一頁，編輯于2023年，星期六EEPROM存儲元等效電路第1浮空柵級第2浮空柵級EEPROM的編程和擦除所需電流很小，可用普通電源供電。而且擦除可按字節(jié)進行，每個字節(jié)的擦除和編程時間大約為幾毫秒。EEPROM具有很高的可靠性，擦寫次數(shù)104～105以上，數(shù)據(jù)保持期大于10年。68第六十八頁，共一百一十一頁，編輯于2023年，星期六閃速存儲器(FlashMemory)閃速存儲器是不用電池供電的、高速耐用的非易失性半導(dǎo)體存儲器，但價格較貴。閃速存儲器具有EEPROM的特點，又可在計算機內(nèi)進行擦除和編程，它的讀取時間與DRAM相似，而寫時間與磁盤驅(qū)動器相當(dāng)。閃速存儲器可代替EEPROM，在某些應(yīng)用場合還可取代SRAM，尤其是對于需要配備電池后援的SRAM系統(tǒng)，使用閃速存儲器后可省去電池。閃速存儲器現(xiàn)已大量用于便攜式計算機、數(shù)碼相機、MP3播放器等設(shè)備中。69第六十九頁，共一百一十一頁，編輯于2023年，星期六閃速存儲器存儲元等效電路70第七十頁，共一百一十一頁，編輯于2023年，星期六閃速存儲器與EEPROM類似，也是由雙層浮空柵MOS管組成。但是第1層?xùn)沤橘|(zhì)很薄，作為隧道氧化層。寫入方法與EEPROM相同，在第2級浮空柵加正電壓，使電子進入第1級浮空柵。擦除方法是在源級加正電壓，利用第1級浮空柵與源級之間的隧道效應(yīng)，把注入至浮空柵的負電荷吸引到源級。由于利用源級加正電壓擦除，因此各單元的源級連在一起，這樣，快擦存儲器不能按字節(jié)擦除，而是全片或分塊擦除。按照擦除和使用方式，閃速存儲器目前主要有整體擦除、對稱型塊結(jié)構(gòu)和帶自舉閃速存儲器三類。71第七十一頁，共一百一十一頁，編輯于2023年，星期六第四節(jié)存儲器芯片擴展及其與CPU的連接72第七十二頁，共一百一十一頁，編輯于2023年，星期六存儲器芯片與CPU的連接CPU對存儲器進行讀寫操作，首先要由地址總線給出存儲器的存儲單元的地址信號，再由CPU發(fā)出相應(yīng)的讀寫信號，最后才能在數(shù)據(jù)總線上進行信息交流，因此，連接有三部分：地址線的連接；數(shù)據(jù)線的連接；控制線的連接。73第七十三頁，共一百一十一頁，編輯于2023年，星期六在連接中考慮的問題：1)CPU總線的負載能力一般輸出線的直流負載能力為帶一個TTL負載，故在小型系統(tǒng)中，CPU可以直接與存儲器相連，而在較大的系統(tǒng)中，一般需要連接緩沖器做中介。2)CPU的時序和存儲器的存取速度的配合問題考慮CPU和存儲器的讀寫速度，必要時需設(shè)計電路使CPU加上固定的延時周期TW。74第七十四頁，共一百一十一頁，編輯于2023年，星期六3)存儲器的地址分配和片選問題在一個大型的系統(tǒng)中，存儲器往往要由多片存儲器芯片組成，要通過片選信號來合理設(shè)置每一片存儲器芯片地址。4)控制信號的連接不同的存儲器芯片控制信號的定義各不相同，正確連接控制信號才能正確啟動讀寫周期，使存儲器正常工作。常用的控制信號有RD,WR,WAIT等。75第七十五頁，共一百一十一頁，編輯于2023年，星期六存儲器地址譯碼方法存儲器的地址譯碼是任何存儲設(shè)計的核心，其目的是保證CPU能對所有的存儲單元實現(xiàn)正確尋址。由于目前每一片存儲芯片的容量是有限的，所以一個存儲器總是由若干個存儲芯片構(gòu)成。這就使得存儲器的地址譯碼被分為片選控制譯碼和片內(nèi)地址譯碼兩部分。片選控制譯碼：對高位地址譯碼后產(chǎn)生存儲芯片的片選信號；片內(nèi)地址譯碼：對低位地址譯碼實現(xiàn)片內(nèi)存儲單元的尋址。76第七十六頁，共一百一十一頁，編輯于2023年，星期六片選控制的譯碼方法線選法、全譯碼法、部分譯碼法和混合譯碼法等線選法：當(dāng)存儲容量不大，所使用的存儲芯片數(shù)量不多，而CPU的尋址空間遠遠大于存儲器容量時，可用高位地址線直接作為存儲芯片的片選信號，每一根地址線選通一塊芯片。假定某微機系統(tǒng)的存儲容量為4KB，CPU尋址空間為64KB(即地址總線16位)，所用芯片容量為1KB(10位)，那么，可用線選法從高6位地址中任選4位作為4塊存儲芯片的片選信號。77第七十七頁，共一百一十一頁，編輯于2023年，星期六78第七十八頁，共一百一十一頁，編輯于2023年，星期六芯片A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址(1)000100000000000400H0001111111111107FFH(2)001000000000000800H001011111111110BFFH(3)010000000000001000H0100111111111113FFH(4)100000000000002000H1000111111111123FFH存儲器地址分配如下：79第七十九頁，共一百一十一頁，編輯于2023年，星期六優(yōu)點：連線簡單，無需專門的譯碼電路缺點：1）當(dāng)存在空閑地址線時，由于空閑地址線可取0或1，導(dǎo)致地址重迭；2）整個存儲器地址分布不連續(xù)，使可尋址范圍減小。80第八十頁，共一百一十一頁，編輯于2023年，星期六全譯碼法除了將低位地址總線直接與各芯片的地址線相連接外，其余高位地址總線全部經(jīng)譯碼后作為個芯片的片選信號。例如：CPU地址總線為16位，存儲芯片容量為8KB。采用全譯碼方式尋址64KB容量存儲器。81第八十一頁，共一百一十一頁，編輯于2023年，星期六82第八十二頁，共一百一十一頁，編輯于2023年，星期六芯片A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址(1)00000000000000000000H00011111111111111FFFH(2)00100000000000002000H00111111111111113FFFH(3)01000000000000004000H01011111111111115FFFH(4)01100000000000006000H01111111111111117FFFH地址連續(xù)唯一確定，無地址間斷和地址重疊。83第八十三頁，共一百一十一頁，編輯于2023年，星期六芯片A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0地址(5)10000000000000008000H10011111111111119FFFH(6)1010000000000000A000H1011111111111111BFFFH(7)1100000000000000C000H1101111111111111DFFFH(8)1110000000000000E000H1111111111111111FFFFH84第八十四頁，共一百一十一頁，編輯于2023年，星期六部分譯碼法將高位地址線中的一部分進行譯碼，產(chǎn)生片選信號。該方法常用于不需要全部地址空間的尋址能力，但采用線選法地址線又不夠用的情況。85第八十五頁，共一百一十一頁，編輯于2023年，星期六混合譯碼法線選法與部分譯碼法相結(jié)合。將用于片選控制的高位地址分成兩組，其中一組的地址(通常為較低位)采用部分譯碼法，經(jīng)譯碼后每一個輸出作為一塊芯片的片選信號；另一組地址(通常為較高位)則采用線選法，每一位地址作為一塊芯片的片選信號。例如：CPU的地址總線為16位，存儲器由10片2KB的芯片構(gòu)成。86第八十六頁，共一百一十一頁，編輯于2023年，星期六存在地址重疊與不連續(xù)的問題。87第八十七頁，共一百一十一頁，編輯于2023年，星期六確定RAM和EPROM的容量，并確定地址范圍。88第八十八頁，共一百一十一頁，編輯于2023年，星期六11111101000000000000～11111101111111111111FD000H~FDFFFH4KB11111001x00000000000～11111001x11111111111F9000H~F97FFH2KBF9800H~F9FFFH2KB地址重疊EPROM:RAM:89第八十九頁，共一百一十一頁，編輯于2023年，星期六存儲器芯片的擴展1)存儲器芯片的位擴充如果CPU的數(shù)據(jù)線為8位，而存儲器的一個存儲單元中只有4bit數(shù)據(jù)，這時，就要用兩片這樣的存儲芯片通過位擴充的方式滿足CPU系統(tǒng)的要求。例：用1K×4的2114芯片構(gòu)成1K×8的存儲器系統(tǒng)分析：1K×4有10根地址線，4根數(shù)據(jù)線，而要求的存儲器系統(tǒng)1K×8需要有10根地址線，8根數(shù)據(jù)線，所以，用2片2114組成，其地址線一一對應(yīng)接在一起，數(shù)據(jù)線則分高4位低4位分別接在系統(tǒng)的數(shù)據(jù)線上，2片2114地址一樣。90第九十頁，共一百一十一頁，編輯于2023年，星期六第1步：將存儲器芯片的10根地址線連接在一起，并與CPU的低位地址一一相連。91第九十一頁，共一百一十一頁，編輯于2023年，星期六第2步：將1號芯片的4位數(shù)據(jù)線與CPU的低4位連接，將2號芯片的4位數(shù)據(jù)線與CPU的高4位連接，形成8位數(shù)據(jù)線。92第九十二頁，共一百一十一頁，編輯于2023年，星期六第3步：將1號芯片和2號芯片的讀寫控制線相連，并與CPU的WR(寫有效)相連。93第九十三頁，共一百一十一頁，編輯于2023年，星期六第4步：用CPU的高端地址譯碼產(chǎn)生片選信號，同時，用CPU的M/IO信號控制譯碼器輸出，只有當(dāng)執(zhí)行讀寫存儲器的指令時片選才有效。94第九十四頁，共一百一十一頁，編輯于2023年，星期六存儲器地址分配片1與片2的地址是一樣的，對CPU來說，當(dāng)A10,A11均為0時，Y0有效，即片選有效，選中這兩片存儲器。地址碼地址范圍A15……A12A11A10A9A8……A0×……×0000……00000H×……×0000……10001H……………………………………………………×……×0011……103FFH95第九十五頁，共一百一十一頁，編輯于2023年，星期六2)存儲器芯片的字擴充存儲器芯片內(nèi)每個存儲單元的位數(shù)滿足存儲器數(shù)據(jù)線的要求，但每個芯片的容量不夠，這時，也需要多片芯片連接，合成一個大的存儲系統(tǒng)。例：用2K×8的2716組成8K×8的存儲器系統(tǒng)。分析：2K×8有11根地址線，8根數(shù)據(jù)線，而要求的存儲器系統(tǒng)8K×8需要有13根地址線，8根數(shù)據(jù)線，所以，用4片2716組成，其低位地址線、數(shù)據(jù)線一一對應(yīng)接在一起，而CPU的高2位地址作為譯碼器的輸入信號，譯碼器輸出4位線分別連接4個芯片的片選端，使4個芯片的地址范圍不重復(fù)。96第九十六頁，共一百一十一頁，編輯于2023年，星期六第1步：將存儲器芯片的11根地址線連接在一起，并與CPU的低11位地址一一相連；將存儲器的8位數(shù)據(jù)線一一相連，并與CPU的數(shù)據(jù)總線連接在一起。97第九十七頁，共一百一十一頁，編輯于2023年，星期六第2步：將存儲器芯片的讀允許OE線連接在一起，并與CPU的讀控制線RD相連；98第九十八頁，共一百一十一頁，編輯于2023年，星期六第3步：將CPU的2根高位地址線經(jīng)過譯碼產(chǎn)生4種輸出分別控制4片2716的片選端，使其分占不同的存儲空間；同時用CPU的M/IO信號控制譯碼器輸出，只有當(dāng)進行存儲器操作時，選中的地址空間才有效。99第九十九頁，共一百一十