硬件邏輯運(yùn)算與邏輯電路

硬件邏輯運(yùn)算與邏輯電路1第一頁，共三十八頁，編輯于2023年，星期日相關(guān)知識點(diǎn)計(jì)算機(jī)硬件核心主要是由以數(shù)字邏輯電路組成的。邏輯是指條件和結(jié)果之間的關(guān)系，即因果關(guān)系。因果關(guān)系是二值邏輯，很容易用電子線路來實(shí)現(xiàn)。電路的輸入信號作為條件，輸出信號作為結(jié)果，輸入輸出代表一定邏輯關(guān)系。邏輯代數(shù)是描述/分析/設(shè)計(jì)邏輯電路的數(shù)學(xué)工具,邏輯代數(shù)也叫布爾代數(shù)。運(yùn)用邏輯運(yùn)算可以設(shè)計(jì)最簡邏輯電路。2第二頁，共三十八頁，編輯于2023年，星期日2.1邏輯代數(shù)及基本運(yùn)算邏輯代數(shù)：是由邏輯變量集、常量“0”、“1”及

“與”、“或”、“非”等運(yùn)算符號構(gòu)成的代數(shù)系統(tǒng)。邏輯變量集：是指邏輯代數(shù)中所有可能的變量的集合,可用任何字母表示,但變量的取值只能是1或0。用簡單邏輯代數(shù)可描述任何復(fù)雜邏輯網(wǎng)絡(luò)。

1、三種基本邏輯運(yùn)算邏輯“與”運(yùn)算；邏輯“或”運(yùn)算；邏輯“非”運(yùn)算。3第三頁，共三十八頁，編輯于2023年，星期日(1)邏輯“與”運(yùn)算和“與門”電路邏輯“與”又稱為邏輯“乘”運(yùn)算。運(yùn)算符號：“·”,“∧”,“AND”等。邏輯表達(dá)式：L=A·B=A∧B=

與門電路符號：真值表：用表格說明輸入輸出變量之間的關(guān)系。

ABL=A·B 000 010 100 1111(A、B均為1)0(A、B中任一為0)ABL4第四頁，共三十八頁，編輯于2023年，星期日(2)邏輯“或”運(yùn)算和“或門”電路邏輯“或”又稱為邏輯加運(yùn)算。運(yùn)算符號：“+”、“v”、“OR”等。邏輯表達(dá)式：L=A+B=A∨B=或門電路符號：邏輯真值表：

ABL=A+B 000 011 101 111LAB1(A、B中任一為1)0(A、B均為0)5第五頁，共三十八頁，編輯于2023年，星期日(3)邏輯“非”運(yùn)算和“非門”電路邏輯“非”又稱為邏輯反運(yùn)算.運(yùn)算符號：“

—

”（上橫線）邏輯表達(dá)式為：L==非門電路符號：邏輯真值表：

AL 01 10A—A1（A=0）0（A=1）L6第六頁，共三十八頁，編輯于2023年，星期日（4）常用的組合邏輯單元

基本邏輯運(yùn)算可以構(gòu)成復(fù)雜邏輯關(guān)系；基本邏輯電路也可以形成組合邏輯電路和時(shí)序電路。常見組合邏輯及其電路如下：☆與非門邏輯表達(dá)式： 真值表：電路符號：

A B L 0 0 1 0 1 1 1 0 1 1 1 0ABL

.

L=A?B7第七頁，共三十八頁，編輯于2023年，星期日

☆或非門邏輯表達(dá)式：L=A+B真值表：ABL001電路符號：010100110☆異或門邏輯表達(dá)式：L=A⊕B=AB+AB真值表：

ABL電路符號：

000011101110LAB——LAB8第八頁，共三十八頁，編輯于2023年，星期日

邏輯表達(dá)式：L=A⊙B=A⊕B=AB+AB

真值表：

ABL001電路符號：010100111LAB☆同或門9第九頁，共三十八頁，編輯于2023年，星期日2、基本運(yùn)算規(guī)律和公式基本運(yùn)算：加：A+0=A，A+1=1，A+A=A，A+A=1乘：A?0=0，

A?1=A，A?A=A，A?A=0非：A+A=1，A?A=0，A=A基本公式：吸收律，分配律，交換律，結(jié)合律，反演律(見教材p34頁)——10第十頁，共三十八頁，編輯于2023年，星期日#吸收律：

A+A?B=A

證明：A+A?B=A（1+B）=A?1=A

A?（A+B）=A證明：A?A+A?B=A+A?B=AA+A?B=A+B證明：A+A?B=A+A?B+A?B =A+（A+A）?B=A+1?B=A+B11第十一頁，共三十八頁，編輯于2023年，星期日

#分配律：

A?(B+C)=A?B+A?C(A+B)?(A+C)=A+B?C

證明：

(A+B)·(A+C) =A·A+A·C+B·A+B·C =A(1+C+B)+B·C=A+B·C12第十二頁，共三十八頁，編輯于2023年，星期日

#交換律：

A+B=B+AA·B=B·A#結(jié)合率：

（A+B）+C=A+（B+C） （A·B）·C=A·（B·C）#反演律：

A·B·C=A+B+CA+B+C=A·B·C

13第十三頁，共三十八頁，編輯于2023年，星期日2.2邏輯函數(shù)三種表示法1、真值表：

——由邏輯變量的所有可能取值的組合及其對應(yīng)的邏輯函數(shù)值所構(gòu)成的表格。

例：設(shè)計(jì)三人表決邏輯電路。得到真值表如右：

ABC為選票，

F為選舉結(jié)果。NO A B CFM0 0 0 00M1 0 0 10M2 0 1 00M3 0 1 11M4 1 0 00M5 1 0 11M6 1 1 01M7 1 1 1114第十四頁，共三十八頁，編輯于2023年，星期日2、邏輯表達(dá)式：

——由邏輯變量、邏輯常量和運(yùn)算符組成的表達(dá)式。它是邏輯變量的函數(shù)，也是設(shè)計(jì)邏輯電路的根據(jù)。根據(jù)真值表可以列出邏輯表達(dá)式。

方法是：把真值表中所有使函數(shù)值為1的自變量組合項(xiàng)“或”起來。

例如，前述三人表決真值表的邏輯表達(dá)式為：

F(A,B,C)=ABC+ABC+ABC+ABC15第十五頁，共三十八頁，編輯于2023年，星期日

每個(gè)邏輯表達(dá)式均可用一個(gè)邏輯電路實(shí)現(xiàn)。如果能夠用最簡單的邏輯表達(dá)式描述一個(gè)邏輯關(guān)系，就可以用最簡單的電路實(shí)現(xiàn)之。因此，化簡邏輯表達(dá)式具有十分重要的意義。

下面以三人表決邏輯為例說明化簡方法：16第十六頁，共三十八頁，編輯于2023年，星期日

根據(jù)化簡后的邏輯表達(dá)式F=AB+BC+AC，可以畫出相應(yīng)的三人表決邏輯電路如下：

☆由邏輯表達(dá)式進(jìn)行化簡需要較強(qiáng)的技巧，不熟練者很難判斷，而卡諾圖則直觀方便。ABCABBCACF17第十七頁，共三十八頁，編輯于2023年，星期日3、卡諾圖：

——邏輯關(guān)系的一種圖形表示形式。同時(shí)也是化簡邏輯表達(dá)式的一種非常有效的方法。

卡諾圖是一種直觀的平面方塊圖。它根據(jù)輸入變量的數(shù)量n將平面劃分為2n

個(gè)方格，用來表示全部輸入變量組合項(xiàng)或者表示全部輸出項(xiàng)。下面舉例對此進(jìn)行說明。二維卡諾圖

輸入為X1、X2，輸出為F。左下圖為真值表，右下圖為卡諾圖?？ㄖZ圖左邊和上邊書寫自變量的可能取值，中間則表明

Mi最小項(xiàng)。最小項(xiàng)即一行真值表中各自變量或其“非”的邏輯乘積項(xiàng)。NOX1X2FM000F0M101F1M210F2M311F3X101X201M0M1M2M318第十八頁，共三十八頁，編輯于2023年，星期日三維卡諾圖輸入為X1、X2、X3，輸出為F。左下圖為真值表，右下圖為卡諾圖?？ㄖZ圖的左邊上邊書寫自變量的可能取值，規(guī)則是最小跳躍。中間則表明最小項(xiàng)。NOX1X2X3FM0000F0M1001F1M2010F2M3011F3M4100F4M5101F5M6110F6M7111F7M0M1M2M3M6M7M4M5X1X2X30100

01111019第十九頁，共三十八頁，編輯于2023年，星期日卡諾圖簡化規(guī)則A

111

1BC00

01

111001仍以前面所述的三人表決邏輯為例。根據(jù)真值表得到的邏輯表達(dá)式為：F(A,B,C)=ABC+ABC+ABC+ABCBCACAB根據(jù)卡諾圖化簡結(jié)果：F=AB+BC+ACNOABCFM00000M10010M20100M30111M41000M51011M61101M7111120第二十頁，共三十八頁，編輯于2023年，星期日卡諾圖簡化規(guī)則若任何兩個(gè)標(biāo)“1”的相鄰單元可以形成一個(gè)圈，就可以消去一個(gè)變量；若任何四個(gè)標(biāo)“1”的相鄰單元可以形成一個(gè)圈，就可以消去兩個(gè)變量；若任何八個(gè)標(biāo)“1”的相鄰單元可以形成一個(gè)圈，就可以消去三個(gè)變量；卡諾圖化簡的過程就是在卡諾圖上找出能夠覆蓋給定函數(shù)全部為1的單元的個(gè)數(shù)最少同時(shí)覆蓋面盡可能大的圈，然后寫出其最簡邏輯表達(dá)式。21第二十一頁，共三十八頁，編輯于2023年，星期日ABCD000111100001111011111111例：試用卡諾圖化簡下面的邏輯表達(dá)式。解：根據(jù)邏輯表達(dá)式做出卡諾圖如下：根據(jù)卡諾圖化簡規(guī)則，最后得到化簡后的結(jié)果：22第二十二頁，共三十八頁，編輯于2023年，星期日ABCD000111101111000111101111例：試用卡諾圖化簡下面的邏輯表達(dá)式。

解：根據(jù)邏輯表達(dá)式做出卡諾圖如下： 根據(jù)卡諾圖化簡 規(guī)則，最后得到 化簡后的結(jié)果：23第二十三頁，共三十八頁，編輯于2023年，星期日2.3邏輯代數(shù)的應(yīng)用

1、邏輯代數(shù)在數(shù)據(jù)處理方面的應(yīng)用：

例：對寄存器中內(nèi)容進(jìn)行操作

1）將8位寄存器R中的d5位清零，其它位不變。

2）將8位寄存器R中的數(shù)據(jù)全部置“1”。

3）設(shè)有三個(gè)八位寄存器R1R2R3，試把R1中的高四

位和R2中的低四位合并成一個(gè)字節(jié)存入R3。

解：R·(11011111)→RR=R·(11011111)解：R+(11111111)→RR=R+(11111111)

解：R3=[R1·(11110000)]+[R2·(00001111)]24第二十四頁，共三十八頁，編輯于2023年，星期日2、邏輯代數(shù)在電路設(shè)計(jì)方面的應(yīng)用

例1：設(shè)計(jì)一個(gè)1位二進(jìn)制全加器電路（包括進(jìn)位位C）根據(jù)題意列出真值表如右：其中A為被加數(shù)，B為加數(shù)，C為低級進(jìn)位信號，Si為和，Ci為本級向上進(jìn)位信號。根據(jù)真值表得到邏輯表達(dá)式：Si=ABC+ABC+ABC+ABCCi=ABC+ABC+ABC+ABC

ABCSiCi00000

00110

01010

01101

10010

10101

11001

1111

1

25第二十五頁，共三十八頁，編輯于2023年，星期日用代數(shù)法對“Si”進(jìn)行化簡：i對Ci采用卡諾圖進(jìn)行化簡得到：A1111BC0001111001BCACABiCi=ABC+ABC+ABC+ABC26第二十六頁，共三十八頁，編輯于2023年，星期日根據(jù)上述結(jié)果畫出的一位全加器的邏輯電路圖如下：iiCiSi27第二十七頁，共三十八頁，編輯于2023年，星期日例2：設(shè)X=X1X2，Y=Y1Y2是兩個(gè)二進(jìn)制整數(shù)，寫出判斷X>Y的邏輯表達(dá)式。解：輸入變量:X1，X2，Y1，Y2

輸出變量:F=1(X>Y)F=0(X≤Y)X1X2Y1Y2F010011000111001100111101111101用卡諾圖化簡：Y1Y20001111000011110111111X1Y1X1X2X2Y1Y2X1X2Y228第二十八頁，共三十八頁，編輯于2023年，星期日2.4計(jì)算機(jī)中常用的邏輯部件1、半導(dǎo)體存儲邏輯電路

觸發(fā)器：計(jì)算機(jī)中存放一位二進(jìn)制信息的基本單元器件。觸發(fā)器有兩種穩(wěn)定狀態(tài)，分別表示0，1。其狀態(tài)取決于當(dāng)前輸入和以前的存儲狀態(tài)(時(shí)序邏輯電路)。常用的基本觸發(fā)器有D觸發(fā)器和J-K觸發(fā)器等。這里重點(diǎn)介紹D觸發(fā)器。29第二十九頁，共三十八頁，編輯于2023年，星期日

D觸發(fā)器輸入輸出SCLRCLKDQ0011000010XX101XX0電路符號：D為數(shù)據(jù)輸入端；CLK為時(shí)鐘信號；S為置位信號端；CLR復(fù)位信號端；Q為輸出信號端。D觸發(fā)器功能表：正跳變觸發(fā)有效。DSQCLKCLRQ30第三十頁，共三十八頁，編輯于2023年，星期日2、寄存器計(jì)算機(jī)中常用部件，用于暫存二進(jìn)制信息。寄存器可由多個(gè)觸發(fā)器組成。每個(gè)觸發(fā)器存1Bit，N個(gè)觸發(fā)器儲存N位二進(jìn)制數(shù)據(jù)。下圖為由4個(gè)D觸發(fā)器組成的四位緩沖寄存器。

Q3D3CLKX3

Q2D2CLKX2

Q1D1CLKX1

Q0D0CLKX0控制端31第三十一頁，共三十八頁，編輯于2023年，星期日3、三態(tài)門D——輸入端L——輸出端E——使能端當(dāng)E=1時(shí)，其輸出等于輸入，是同相門；當(dāng)E=0時(shí)，輸出與輸入呈現(xiàn)高電阻隔離。計(jì)算機(jī)中用做數(shù)據(jù)輸出器件，當(dāng)不輸出數(shù)據(jù)時(shí)，可令E=0，使對總線無影響，因而多個(gè)器件可同時(shí)連到總線上。DEL32第三十二頁，共三十八頁，編輯于2023年，星期日4、譯碼器74LS138譯碼器：G1G2AG2BCBAY0Y7????譯碼輸出譯碼輸入譯碼使能譯碼：把某組編碼翻譯為唯一的輸出。譯碼器：有3-8譯碼器，4-16譯碼器等多種。3—8譯碼器輸入信號有三個(gè)：C、B、A（A為低位），三位二進(jìn)制數(shù)可組成8個(gè)不同數(shù)字，因此可分別選中輸出Y0到Y(jié)7的某一個(gè)輸出故稱為8選1譯碼器。G1、G2A、G2B為芯片選擇端G1G2AG2B=100時(shí)有效。33第三十三頁，共三十八頁，編輯于2023年，星期日74LS138真值表

11111111

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10

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001010011100101110111

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100100100100100100100100Y0Y1Y2Y3Y