CMOS電路與邏輯設(shè)計(jì)課件

2004.9VLSI第四章CMOS電路與邏輯設(shè)計(jì)

?MOS晶體管

?MOS的物理結(jié)構(gòu)

?CMOS版圖與設(shè)計(jì)規(guī)則

?基本CMOS邏輯門

?基本門版圖設(shè)計(jì)

?其他CMOS邏輯結(jié)構(gòu)

2004.9VLSI4.1MOS的物理結(jié)構(gòu)

?IC制造材料

?MOS的物理結(jié)構(gòu)

?串聯(lián)nMOS管硅片圖形

?并聯(lián)MOS管圖形

2004.9VLSI1.IC制造材料

集成電路制造所應(yīng)用到的材料分類

分類

材料

電導(dǎo)率

導(dǎo)體

鋁、金、鎢、銅等

105S·cm-1

半導(dǎo)體

硅、鍺、砷化鎵、磷化銦等

10-22~10-14S·cm-1絕緣體

SiO2、SiON、Si3N4等

10-9~102S·cm-12004.9VLSIIC制造材料—硅

?硅是集成電路制造的基礎(chǔ)材料。硅集成電路是在稱為園片(wafer)的較大圓形硅薄片上制造的。Wafer的直徑一般100-300mm，厚約0.4-0.7mm。一個(gè)規(guī)模較大的硅集成電路每邊約10mm，所以一個(gè)wafer上可以制作許許多多個(gè)這樣的電路

?多目標(biāo)芯片(MPW)?集成電路制造過(guò)程中，wafer從拋光的裸表面開始需要幾千個(gè)步驟，這一系列步驟中最重要的幾個(gè)步驟是用來(lái)形成cmos結(jié)構(gòu)所需要的材料層及其圖案。其余大多數(shù)步驟是清洗。aafer是分組進(jìn)行加工的，一批wafer經(jīng)過(guò)整個(gè)工藝線需要幾周的時(shí)間。

2004.9VLSIIC制造材料

?金屬材料：鋁，鉻，鈦，鉬，鉈，鎢等純金屬和合金薄層在VLSI制造中起著重要作用，純金屬薄層用于制作與工作區(qū)的連線，器件間互聯(lián)線，柵及電容、電感、傳輸線的電極等。

?二氧化硅：用作mos管的柵氧層，是一種很好的電絕緣材料，能很好的附著在大多數(shù)材料上，可以生長(zhǎng)或淀積在硅圓片上。

2004.9VLSIIC制造材料

?多晶硅：如果在非晶體SiO2層上淀積硅原子，那么硅就會(huì)結(jié)晶，但卻找不到與之對(duì)應(yīng)的可以參照的典型晶體結(jié)構(gòu)。他們形成小的晶體，即為硅晶體的小區(qū)域。這樣的材料稱為多晶硅。

?多晶硅與單晶硅都是硅原子的集合體且其特性都隨結(jié)晶度與雜質(zhì)原子而改變。非摻雜的多晶硅薄層實(shí)質(zhì)上是半絕緣的，電阻率為300Ω·cm。通過(guò)不同雜質(zhì)的組合，多晶硅的電阻率可被控制在500—0.005Ω·cm

多晶硅被廣泛用于電子工業(yè)。在MOS及雙極器件中，多晶硅用制作柵極、形成源極與漏極（雙極器件的基區(qū)與發(fā)射區(qū)）的歐姆接觸、基本連線、薄PN結(jié)的擴(kuò)散源、高值電阻等。

2004.9VLSI2.MOS的物理結(jié)構(gòu)

2004.9VLSI金屬層

加上另一層絕緣層和第二層金屬層

?

側(cè)視圖顯示疊放順序

?

絕緣層將兩層金屬分隔開，所以他們?cè)陔娖魃喜煌?/p>

?

每層的圖形由頂視圖表示

2004.9VLSInFET結(jié)構(gòu)

2004.9VLSIpFET結(jié)構(gòu)

n陷

2004.9VLSI選擇區(qū)與有源區(qū)

有源區(qū)掩模與nSELECT掩模交叉產(chǎn)生n+區(qū)

FOX:場(chǎng)氧區(qū)

Active：有源區(qū)

有源區(qū)掩模與pSELECT掩模交叉產(chǎn)生p+區(qū)

2004.9VLSI金屬層與過(guò)孔

剖面圖

2004.9VLSI金屬層1與接觸區(qū)

金屬層1氧化層1有源區(qū)

有源選擇區(qū)

金屬層1有源接觸區(qū)

可以使用多個(gè)接觸來(lái)降低接觸電阻

2004.9VLSI金屬層1與多晶接觸

頂視圖

2004.9VLSI3.CMOS中的閂鎖（Latchup）現(xiàn)象

Latchup是cmos存在的一種寄生電路效應(yīng)，它會(huì)導(dǎo)致VDD與VSS短路，使芯片燒毀或至少因系統(tǒng)電源關(guān)閉而停止工作。產(chǎn)生的原因是VDD與VSS之間產(chǎn)生了pnpn結(jié)構(gòu)。

圖(a)所示CMOS反相器，其寄生電路包含了一個(gè)NPN型、一個(gè)PNP型三極管和電阻Rw、Rs。

Rw是p陷(p襯底)的電阻

Rs是型襯底的電阻

等效電路如圖(b)。

2004.9VLSILatchupT1由P+—N襯—P陷構(gòu)成，是PNP型三極管；T2由N襯—P陷—P+構(gòu)成，是NPP型三極管；

如果有足夠大的電流流入N型襯底而從P陷流出（即流過(guò)Rs），Rs兩端的電壓將可能足夠大使得T1、T2進(jìn)入線性區(qū)而如同一個(gè)小電阻，使VDD與VSS之間短路而導(dǎo)致電路故障。

同樣的情況也可能發(fā)生在Rw上而造成電路故障。

2004.9VLSILatchup減少發(fā)生Latchup效應(yīng)的一般規(guī)則：

1.每個(gè)襯底要有適當(dāng)?shù)囊r底節(jié)點(diǎn)（或陷節(jié)點(diǎn)）

2.每個(gè)襯底節(jié)點(diǎn)應(yīng)接到傳輸電源的金屬上

3.襯底節(jié)點(diǎn)要盡量靠近所接的電源，以減小Rw和Rs的大小。

4.N型器件要靠近VSS，p型器件要靠近VDD。

5.一個(gè)N型器件連接到VSS時(shí)，其P襯底也要接VSS

。一個(gè)P型器件連接到VDD時(shí)，其N襯底也要接VDD

。

最容易發(fā)生Latchup的地方是在輸入輸出焊接區(qū)（I/OPad）結(jié)構(gòu)中，因?yàn)槟抢飼?huì)有大電流流過(guò)。統(tǒng)常I/OPad由專門人員設(shè)計(jì)。

2004.9VLSI4.串聯(lián)nMOS管硅片圖形

電路圖

表面視圖

側(cè)視圖

串聯(lián)nMOS管硅片圖形

2004.9VLSI5.并聯(lián)MOS管圖形

電路圖

表面視圖

電路圖

表面視圖

并聯(lián)MOS管圖形

多晶

n+/p+金屬

接觸

2004.9VLSI4.2CMOS版圖與設(shè)計(jì)規(guī)則

版圖設(shè)計(jì)的作用是確定一組掩模來(lái)定義集成電路。版圖設(shè)計(jì)是運(yùn)用CAD工具完成的，類似于用一組彩筆在一張格紙上話許多方框。

現(xiàn)代版圖設(shè)計(jì)中，一些電路單元的版圖已做好并存在庫(kù)中。具體設(shè)計(jì)電路時(shí)，可以改變單元的參數(shù)來(lái)適應(yīng)需求尺寸，計(jì)算機(jī)自動(dòng)生成每層的幾何圖形。電路有多個(gè)單元時(shí)，程序會(huì)自動(dòng)排列或連接他們。設(shè)計(jì)者只需要對(duì)自動(dòng)生成的版圖互動(dòng)地進(jìn)行修改。

設(shè)計(jì)者必須直接把握重要單元的版圖設(shè)計(jì)，尤其是當(dāng)版圖要小或電路運(yùn)行速度要快的情況下。

2004.9VLSI版圖與設(shè)計(jì)規(guī)則

版圖(Layout)是集成電路設(shè)計(jì)者將設(shè)計(jì)并仿真優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，它包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù)這些信息來(lái)制造掩膜。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是指導(dǎo)版圖掩模設(shè)計(jì)的對(duì)幾何尺寸的一組規(guī)定。是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計(jì)。版圖在設(shè)計(jì)的過(guò)程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)計(jì)軟件都有設(shè)計(jì)版圖的功能，CadenceDesignSystem就是其中最突出的一種。Cadence提供稱之為Virtuoso的版圖設(shè)計(jì)軟件幫助設(shè)計(jì)者在圖形方式下繪制版圖。

2004.9VLSI版圖與設(shè)計(jì)規(guī)則

?

集成電路的制造必然受到工藝技術(shù)水平的限制，受到器件物理參數(shù)的制約，為了保證器件正確工作和提高芯片的成品率，要求設(shè)計(jì)者在版圖設(shè)計(jì)時(shí)遵循一定的設(shè)計(jì)規(guī)則，這些設(shè)計(jì)規(guī)則直接由流片廠家提供。設(shè)計(jì)規(guī)則（designrule）是版圖設(shè)計(jì)和工藝之間的接口。

?

設(shè)計(jì)規(guī)則可劃分為4種主要類別：

?最小寬度

?最小間距

?最小交疊

2004.9VLSIλ設(shè)計(jì)規(guī)則

一組設(shè)計(jì)規(guī)則可能要100頁(yè)或更多的文件來(lái)說(shuō)明，因此需要相當(dāng)長(zhǎng)的時(shí)間去了解。不同的工藝有不同的設(shè)計(jì)規(guī)則。一些工廠如TSMC（臺(tái)灣半導(dǎo)體制造公司）為許多大的公司和資金充足的客戶提供服務(wù)以實(shí)現(xiàn)他們的設(shè)計(jì)。由于用戶面很廣，大多數(shù)工廠允客戶提交一組比較簡(jiǎn)單的設(shè)計(jì)規(guī)則的設(shè)計(jì)，這些規(guī)則可以很容易地進(jìn)行縮放，以適應(yīng)不同的工藝。這樣的設(shè)計(jì)規(guī)則稱為λ設(shè)計(jì)規(guī)則。

λ設(shè)計(jì)規(guī)則依據(jù)一個(gè)參照量λ

（單位:微米），所有的寬度、間距等都寫成如下形式：

值=m

λ

m是比例因子。

2004.9VLSIλ設(shè)計(jì)規(guī)則

?λ設(shè)計(jì)規(guī)則隱含地假設(shè)了每個(gè)掩模最壞的絕對(duì)校準(zhǔn)低于0.75λ，這就保證了兩個(gè)研磨的相對(duì)未校準(zhǔn)量低于0.15λ。

?如圖所示，λ設(shè)計(jì)規(guī)則規(guī)定：

電路中任何兩個(gè)區(qū)

域的最小間距為2λ，

以防止由于重疊引

發(fā)破壞性短路。多

晶硅必須延伸到作

用區(qū)外至少2λ。

作用區(qū)包圍接觸區(qū)

距離至少為1λ。

2004.9VLSI1.最小寬度(minWidth)

最小寬度指封閉幾何圖形的內(nèi)邊之間的距離如圖所示。在利用DRC(設(shè)計(jì)規(guī)則檢查)對(duì)版圖進(jìn)行幾何規(guī)則檢查時(shí)，對(duì)于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計(jì)算機(jī)將給出錯(cuò)誤提示。

2004.9VLSI最小寬度

TSMC_0.35μmCMOS工藝中各版圖層的線條最小寬度

對(duì)于0.35μm工藝，λ=0.2μm2004.9VLSI2.最小間距(minSep)

間距指各幾何圖形外邊界之間的距離，如圖所示：

2004.9VLSI最小間距

TSMC_0.35μmCMOS工藝版圖各層圖形之間的最小間隔

2004.9VLSI3.最小交疊(minOverlap)

交迭有兩種形式：

a)一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長(zhǎng)度(overlap)，如圖(a)b)一幾何圖形外邊界到另一圖形的內(nèi)邊界長(zhǎng)度(extension)，如圖(b)2004.9VLSI最小交疊

TSMC_0.35μmCMOS工藝版圖各層圖形之間最小交疊

2004.9VLSI4.4單位晶體管設(shè)計(jì)

單位晶體管：全定制版圖設(shè)計(jì)的起點(diǎn)。單位晶體管是一個(gè)具有規(guī)定寬長(zhǎng)比（W/L）的晶體管，可以按要求在版圖上復(fù)制。

一種單位晶體管是運(yùn)用設(shè)計(jì)規(guī)則設(shè)計(jì)的最小尺寸MOS管，W=Wmin、L=Lmin。如圖。

用最小尺寸晶體管理論上可以得到最高的集成度，但不一定是每個(gè)電路的最好選擇。

LWn+/p+2004.9VLSI最小尺寸晶體管

實(shí)際的晶體管有源區(qū)要與金屬層連接，需要增加有源接觸。

溝道長(zhǎng)度不變，但由于接觸孔的存在，溝道的最小寬度為：

W=dc+2sa-ac

dc：接觸的尺寸

sa-ac：在有源區(qū)和有源區(qū)接觸之間的間距

2004.9VLSI單位晶體管的串聯(lián)

單位晶體管可以進(jìn)行技術(shù)放大

LLWLL2W2004.9VLSI單位晶體管的并聯(lián)

溝道寬度為W異族管子并行連接，構(gòu)成的管子溝道實(shí)際寬度為4W。

2004.9VLSI4.4基本CMOS邏輯門

pullupnetworkpulldownnetworkVDDVSSoutinputsCMOS邏輯門結(jié)構(gòu)：

pMOSnMOS2004.9VLSI1.CMOS反相器（Inverter）

2004.9VLSICMOS與非門（NANDgate）

2004.9VLSICMOS或非門（NORgate）

2004.9VLSICMOS復(fù)合門（AOI/OAIgates）

?AOI=and/or/invert;OAI=or/and/invert.?Implementlargerfunctions.?Pullupandpulldownnetworksarecompact:smallerarea,higherspeedthanNAND/NORnetworkequivalents.?AOI312:and3inputs,and1input(dummy),and2inputs;ortogethertheseterms;theninvert.2004.9VLSIAOIexample1circuitsymbolandorinvertcbaout???2004.9VLSIAOIexample2??dcbax????2004.9VLSI異或門和異或非門

異或門

異或非門

2004.9VLSI同步RS觸發(fā)器

2004.9VLSIPullup/pulldownnetworkdesign?Pullupandpulldownnetworksareduals.?Todesignonegate,firstdesignonenetwork,thencomputedualtogetothernetwork.?Example:designnetworkwhichpullsdownwhenoutputshouldbe0,thenfinddualtogetpullupnetwork.2004.9VLSIDualnetworkconstruction2004.9VLSI2.CMOS傳輸門(TG)nMOS增強(qiáng)型

pMOS增強(qiáng)型

nMOS的特點(diǎn)：

閾值電壓VTn大于0，典型值約0.5~0.7V。

VGSn>VTn：導(dǎo)通

VGSn<VTn：截至

柵源電壓VGSn是決定管子截至還是導(dǎo)通的重要參數(shù)。

pMOS的特點(diǎn)：

閾值電壓VTp小于0，典型值約-0.5~-0.8V。

VGSp<

VTp：導(dǎo)通

VGSp>

VTp：截至

2004.9VLSInMOS增強(qiáng)型的閾值電壓

nMOS增強(qiáng)型的閾值電壓

VDDVTn0

Vi(A)NMOSONNMOSOFFVDD+VGSn-Vi(A)漏

源

2004.9VLSIpMOS增強(qiáng)型的閾值電壓

pMOS增強(qiáng)型的閾值電壓

VDDVGSp-│VTp│

0

Vi(A)pMOSOFFpMOSONVDD-VGSp+Vi(A)漏

源

地

2004.9VLSICMOS傳輸門(TG)

一個(gè)理想的開關(guān)允許通過(guò)任何輸入這個(gè)開關(guān)的電壓，傳送邏輯0和邏輯1的情況一樣好。

nMOS、pMOS管的導(dǎo)通能力有限，不能使任意范圍的電壓通過(guò)源漏之間。

2004.9VLSInMOS傳送一個(gè)強(qiáng)的“0”

VDD+VGSn-inout+Vin=0V-+Vout=0V-VDD+VTn-inout+Vin=VDD-+Vout=VDD-VTn-傳送邏輯0傳送邏輯1VGSn>VTn：導(dǎo)通

VGSn<VTn：截至

nMOS傳送一個(gè)強(qiáng)的“0”、一個(gè)弱的“1”

2004.9VLSIpMOS傳送一個(gè)強(qiáng)的“1”

傳送邏輯1傳送邏輯0VGSn<VTn：導(dǎo)通

VGSn>VTn：截至

pMOS傳送一個(gè)強(qiáng)的“1”、一個(gè)弱的“0”

+VGSp-inout+Vin=VDD-+Vout=VDD-+

│VTp│

-inout+Vin=0V

-+Vout=VTp-2004.9VLSICMOS傳輸門(TG)傳輸門

S=0：Mp、Mn均截至，x不能傳輸?shù)統(tǒng)

S=1：Mp、Mn均導(dǎo)通，x=y2004.9VLSI基于TG的MUX2-1MUXSTG0TG1F0閉合

斷開

P01斷開

閉合

P12004.9VLSI基于TG的異或門和異或非門

異或門

異或非門

2004.9VLSI基于TG的或門

或門

同時(shí)采用TG和FET的異或非門

2004.9VLSI用傳輸門實(shí)現(xiàn)數(shù)據(jù)同步

2004.9VLSI4.5基本門版圖設(shè)計(jì)

?反相器電路與硅片實(shí)現(xiàn)

?緩沖器版圖

?帶驅(qū)動(dòng)的傳輸門版圖

?NAND2版圖

?NOR2版圖

?復(fù)合門版圖

?棍棒圖

?實(shí)際版圖

?歐拉（Euler）圖

2004.9VLSI反相器電路與硅片實(shí)現(xiàn)

多晶

n+/p+金屬

接觸

n陷邊界

2004.9VLSI反相器的另一種版圖

2004.9VLSI共享電源和地的反相器版圖

2004.9VLSI緩沖器版圖

2004.9VLSI帶驅(qū)動(dòng)的傳輸門版圖

2004.9VLSINAND2版圖

2004.9VLSINOR2版圖

2004.9VLSINAND2與NOR2版圖比較

2004.9VLSI三輸入門版圖

或非門

與非門

2004.9VLSI復(fù)合門版圖

)(cbag???2004.9VLSI棍棒圖

棍棒圖：用不同的顏色表示不同的工藝層，布線為由顏色的

線并且服從構(gòu)成芯片的規(guī)則。棍棒圖幫用于快速完

成版圖或用于研究較大的復(fù)雜布線問(wèn)題。

?多晶硅（柵）：紅色

?n+/p+（有源區(qū)）：綠色

?n陷：黃色或其他顏色

?金屬1：藍(lán)色

?金屬2：灰色或其他顏色

?觸點(diǎn)：黑色的叉號(hào)

2004.9VLSI棍棒圖規(guī)則

?紅線與綠線交叉產(chǎn)生一個(gè)晶體管

?n陷內(nèi)紅色在綠色之上為pFET，不在n陷內(nèi)的為nFET?紅色可以越過(guò)藍(lán)色或灰色

?藍(lán)色可以越過(guò)紅色、綠色或灰色

?灰色可以越過(guò)紅色、綠色或藍(lán)色

?從藍(lán)色到綠色必須放置晶體管的接觸孔

?藍(lán)色連接綠色必須通過(guò)通孔

?藍(lán)色連接紅色必須使用多晶接觸孔

2004.9VLSI棍棒圖

實(shí)例

StickdiagramVDDVSSa

b

c

d

2004.9VLSI實(shí)際版圖

2004.9VLSI歐拉（Euler）圖

頂點(diǎn)表示晶體管的漏、源

邊表示晶體管本身。

任何一個(gè)CMOS電路都可轉(zhuǎn)化為一個(gè)由邊和頂點(diǎn)（節(jié)點(diǎn)）組成

的等效圖

xyxy頂點(diǎn)

頂點(diǎn)

邊

2004.9VLSI歐拉（Euler）圖

Euler圖在晶體管公用漏/源區(qū)時(shí)有助于電路的布置和布線。

為建立Euler圖，先從CMOS電路圖開始選擇一個(gè)起始頂點(diǎn),可能的話，從該點(diǎn)開始走過(guò)整個(gè)圖形，使每邊只能通過(guò)一次，若能這樣，圖中的nFET/pFET就可共用n+/p+區(qū)。這樣完成的圖可以直接用來(lái)建立版圖策略。

2004.9VLSI歐拉（Euler）圖

2004.9VLSI歐拉（Euler）圖→版圖

2004.9VLSI4.5其他CMOS邏輯結(jié)構(gòu)

?偽nMOS邏輯

?三態(tài)電路

?動(dòng)態(tài)CMOS邏輯

?鐘控CMOS邏輯（C2MOS）

?多米諾邏輯

2004.9VLSI標(biāo)準(zhǔn)CMOS邏輯結(jié)構(gòu)

以反相器為基礎(chǔ)而構(gòu)成的邏輯電路稱靜態(tài)恢復(fù)邏輯電路。

所謂靜態(tài)是指不存在預(yù)充電—放電機(jī)制。所謂恢復(fù)邏輯電路是指電路存在著一個(gè)邏輯電平噪聲容限，當(dāng)輸入信號(hào)電平受到的噪聲干擾小于規(guī)定的容限時(shí)，輸出能恢復(fù)到確定的邏輯電平。

標(biāo)準(zhǔn)CMOS結(jié)構(gòu)特點(diǎn)：

P管陣列的邏輯結(jié)構(gòu)正好是N管陣列的對(duì)偶：串聯(lián).并聯(lián)

NMOS陣列是原量控制，

PMOS陣列是非量控制，

因而，N型陣列和P型陣列可以接同一個(gè)輸入信號(hào)。

電路中PMOS管的數(shù)目與NMOS管的數(shù)目相同。果輸入變量共有k個(gè)，則總共需要2k個(gè)晶體管。

形成一種全互補(bǔ)電路。若一陣列是串聯(lián)，則另一陣列必定是并聯(lián)。

管子數(shù)量多，功能、集成度較低。

由于管子多，版圖可能比較復(fù)雜。只有設(shè)計(jì)得當(dāng)，版圖才會(huì)有規(guī)則。

2004.9VLSI標(biāo)準(zhǔn)CMOS6輸入與非門

6輸入與非門:有規(guī)則的管子版圖排列

2004.9VLSI標(biāo)準(zhǔn)CMOS6輸入與非門版圖

6輸入與非門:版圖

2004.9VLSI4.5.1偽nMOS一般結(jié)構(gòu)

全互補(bǔ)CMOS電路的缺點(diǎn)是管子數(shù)太多。這么多的P管僅僅為了傳輸卡諾圖中的互補(bǔ)項(xiàng)，能否省掉？

能否象NMOS電路那樣，用一個(gè)負(fù)載管替代？

為此，美國(guó)

AT&T公司BellLabs研制了一種新的電路，

稱之為偽NMOS邏輯。

偽NMOS是屬于CMOS工藝，但性能上與NMOS極相似，區(qū)別僅在于結(jié)構(gòu)上有區(qū)別

2004.9VLSI偽nMOS一般結(jié)構(gòu)

上拉

負(fù)載

pFET下拉

電路

nFET邏輯

陣列

VSGP偽nMOS一般結(jié)構(gòu)

偽nMOS反相器

2004.9VLSI偽NMOS邏輯

它的物理概念是這樣的，在CMOS電路中，0.5Vdd是C區(qū)的中心，是理論上的邏輯門限。作為一種CMOS反相器，

如果輸入超過(guò)0.5Vdd，則輸出應(yīng)低于0.5Vdd。若輸入低于

0.5Vdd，則輸出應(yīng)高于0.5Vdd。為此，上述計(jì)算都以0.5Vdd為準(zhǔn)。

然而，對(duì)于偽NMOS電路而言，P陣列與N陣列是不對(duì)

稱的。當(dāng)N陣列獲得的有效柵壓為（0.5Vdd.VTn）時(shí)，P陣列的有效柵壓為（Vdd.|Vtp|），因而P管有較大的驅(qū)動(dòng)力，P管的內(nèi)阻減小，輸出電平Vo升高。為了能使反相器的輸出低于0.5Vdd，那么βn應(yīng)比βp大6倍。因μn=2.5μp，補(bǔ)償?shù)粢徊糠?，故N型陣列的寬長(zhǎng)比應(yīng)比P型的大2.4倍以上。

2004.9VLSI偽NMOS邏輯的優(yōu)點(diǎn)

偽NMOS電路的最大優(yōu)點(diǎn)是：

管子數(shù)少。若組合邏輯共有k個(gè)輸入變量，則偽NMOS邏輯只需要k+1個(gè)管子，同NMOS電路一樣，比標(biāo)準(zhǔn)的CMOS要少得多。

輸入電容也同NMOS一樣，是CMOS電路的一半。

靜態(tài)功耗也同NMOS一樣，因?yàn)镻管總是導(dǎo)通的，很象耗盡管負(fù)載，有直通電流。而CMOS則是沒(méi)有的。

2004.9VLSI偽NMOS反相器特征

1)P管作負(fù)載。

2)柵極接地。

3）有效柵極電壓：

4）P管做在N型襯底上或N阱中，襯底

加最高電壓Vdd。

5）極性有差別，P管的源極接最高電位。

6）P管無(wú)體效應(yīng)。

7）最佳尺寸比為2.4:1，N管比P管大。

2004.9VLSINMOS反相器特征

?

耗盡型N管作負(fù)載

?

負(fù)載N管柵源短路。

?Vgs=│VTdep│≈0.8Vdd?

耗盡管是N型的，做在P型襯底上。

?

襯底加最低電位—地。

?耗盡管的漏極接最高電位。

?

耗盡管有體效應(yīng)。

?最佳尺寸比為4:1，

增強(qiáng)管比耗盡管大。

2004.9VLSI偽NMOS與NMOS的差別

1）結(jié)構(gòu)上的區(qū)別

2）工藝上的差別。

偽NMOS用CMOS工藝制造。

NMOS用NMOS工藝制造。

既然偽NMOS電路同NMOS電路很相似，為何不直接

采用NMOS電路，還要轉(zhuǎn)彎抹角地用CMOS工藝來(lái)做

呢？這是因?yàn)镃MOS工藝同NMOS工藝完全不同：

CMOS工藝中不存在耗盡型NMOS。當(dāng)人們?cè)贑MOS電

路中想做一些模仿NMOS電路以節(jié)省一些管子時(shí)，只

有用偽NMOS電路實(shí)現(xiàn)它。附帶的優(yōu)點(diǎn)是負(fù)載管沒(méi)有

體效應(yīng)。

2004.9VLSI偽nMOS或非門、與非門

偽nMOS或非門

偽nMOS與非門

2004.9VLSI偽nMOS邏輯的AOI門電路

偽nMOS邏輯的AOI門電路

版圖例子

2004.9VLSI4.5.2三態(tài)電路

偽nMOS三態(tài)反相器

電路

版圖

2004.9VLSI4.5.4級(jí)聯(lián)電壓開關(guān)邏輯

（CVSL:CascadeVoltageSwitchLogic）

這是一類新的CMOS電路，是IBM公司在八十年代開發(fā)的。由于引出了一些新的概念，從而派生出一系列類似的電路。

電路中含有一個(gè)NMOS的組合網(wǎng)絡(luò)，其中含有兩個(gè)互補(bǔ)的NMOS開關(guān)結(jié)構(gòu)，并交叉地連接到一對(duì)P管的柵極，構(gòu)成一個(gè)有正反饋的網(wǎng)絡(luò)。

當(dāng)輸入信號(hào)符合某個(gè)邏輯關(guān)系時(shí)，互補(bǔ)的NMOS開關(guān)就

動(dòng)作，Q和Q就會(huì)拉高或拉低。由于Q和Q端交叉耦合，

正反饋加到兩個(gè)P管，進(jìn)行上拉，使得Q或Q迅速拉到Vdd。

2004.9VLSICVSL電路基本原理

邏輯開關(guān)主要過(guò)程如下：

當(dāng)n1斷開，n2閉合時(shí)，則Q↓，p1更加導(dǎo)通，Q↑，p2趨向截止，

結(jié)果是:Q→0，Q→Vdd。

當(dāng)n1閉合，n2斷開時(shí)，則Q↑，Q↓，因交叉反饋，p1就趨于截止，p2趨于導(dǎo)通，

結(jié)果是：

Q→Vdd，Q→0。

2004.9VLSICVSL電路基本原理

可見，輸出電壓的擺幅很大，從0到Vdd和Vdd到0，與通常標(biāo)準(zhǔn)的CMOS電路一樣。然而該電路的基本特點(diǎn)是，布爾表達(dá)式中的組合邏輯全部由NMOS電路完成的。通過(guò)反饋，利用P管把它拉到Vdd。而P陣列沒(méi)有邏輯。這在制造工藝上將帶來(lái)很大的好處。如，采用N阱工藝將少數(shù)P管做在阱內(nèi)，大量的N管都可以做在阱外。此外，它同時(shí)輸出原量Q和非量Q。

2004.9VLSICVSL反相器

為了進(jìn)一步研究CVSL電路的特性，我們研究最簡(jiǎn)單的情況，假定組合網(wǎng)絡(luò)中只含有兩個(gè)NMOS開關(guān)，如圖所示。

根據(jù)傳輸門理論，Q點(diǎn)與點(diǎn)Q的狀態(tài)分別為：

它說(shuō)明了Q點(diǎn)的狀態(tài)由A控制，通過(guò)n2管傳輸0電平。同時(shí)，又由Q信號(hào)控制p2管，傳輸1電平。而Q點(diǎn)的狀態(tài)不僅由A信號(hào)控制n1管，負(fù)責(zé)傳0，而且還靠Q信號(hào)控制p1管，負(fù)責(zé)傳輸1電平。它們是交叉反饋，交叉控制的。

2004.9VLSICVSL反相器原理

顯然，只要A=1，n1管導(dǎo)通，Q為0，它加到p2管，使p2管導(dǎo)通，Q必然為1。而Q=1，又回過(guò)頭來(lái)使p1管截止,對(duì)Q點(diǎn)無(wú)影響。同理，只要只要A=0，則n2管導(dǎo)通，Q顯然為0，它加到p1管，使p1管導(dǎo)通，故Q必然為1。而Q=1，又回過(guò)頭來(lái)使p2管截止，對(duì)Q點(diǎn)無(wú)影響。結(jié)果是:2004.9VLSICVSL反相器原理

由此可見，若不計(jì)及時(shí)延的話，Q與A同相，

Q與A同相。代入傳輸門方程式，得：

顯然，它是一對(duì)等價(jià)的CMOS反相器，如圖所示。

一個(gè)輸入為A，輸出為Q。

一個(gè)輸入為A，輸出為Q。

2004.9VLSICVSL反相器:A=X1X2

令A(yù)=X1X2，則,代入，得:21XXA??2121XXAQXXAQ??????這說(shuō)明了在NMOS組合網(wǎng)絡(luò)中，一支是加A信號(hào)的，即是串聯(lián)的；另一支是加A信號(hào)的，即是并聯(lián)的。如圖所示。所以，它既是與非門，又是與門，分別可從端Q和Q端輸出。

2004.9VLSICVSL反相器:A=X1+X2

取A=X1+X2則必有

。代入得

21XXA??2121XXAQXXAQ??????

可以發(fā)現(xiàn)，同前面的情況完全一樣，NMOS組合網(wǎng)絡(luò)也是支串聯(lián)，一支并聯(lián)。不言而喻，其電路結(jié)構(gòu)上與上例完全一樣，僅僅把信號(hào)X1，X2與X1，X2

交換一下位置就行。

由此可見，同一個(gè)電路既可以是與非門，又是與門；它也可以是或非門，也是或門。故這類電路是一種多功能電路。

其實(shí)，這兩條NMOS樹枝中，一支代表N管，另一支代表P管。通過(guò)正反饋，把P支映射到P型陣列。

2004.9VLSICVSL反相器:A=X1X2+X3X4

取A=