數(shù)字電路課程設(shè)計

數(shù)字電路課程設(shè)計學(xué)生姓名：學(xué)號：學(xué)院：通信指導(dǎo)老師：郭磊目錄課程設(shè)計一：多數(shù)表決器課程設(shè)計二：一位全加器課程設(shè)計三：四位主蘊(yùn)含項探測器課程設(shè)計四：四位二進(jìn)制數(shù)一格雷碼轉(zhuǎn)換器課程設(shè)計五：四位密碼鎖課程設(shè)計六：手動記分控制電路課程設(shè)計七：4位二進(jìn)制全加器課程設(shè)計八：通道數(shù)據(jù)分時傳送系統(tǒng)一、多數(shù)表決器設(shè)計思路：奇數(shù)個人進(jìn)行表決，若有一半以上的人同意，則輸出1，否則輸出0。把人等效成輸入端，則此表決器有三個輸入，一個輸出端，在其中兩個輸入端為1時輸出1,否則輸出0。真值表和器件的模型如上圖所示。用verilog進(jìn)行仿真有如下結(jié)果：實驗代碼：modulemajorit(a,b,c,f)；outputf;inputa,b,c;wirex,y,z;assignx=a&b;assigny=a&c;assignz=~a&b&c;assignf=x|y|z;endmodule得出的器件形式如下:進(jìn)行測試，測試代碼如下：moduleHHH;//Inputsrega;regb;regc;//Outputswiref;//InstantiatetheUnitUnderTest(UUT)majorituut(■a(a),■b(b),.c(c),■f(f));initialbegin//InitializeInputsa=0;b=0;c=0;//Wait100nsforglobalresettofinish#10;//Addstimulushere#10a=0;b=0;c=0;#10a=0;b=0;c=1;#10a=0;b=1;c=0;#10a=0;b=1;c=1;#10a=1;b=0;c=0;#10a=1;b=0;c=1;#10a=1;b=1;c=0;#10a=1;b=1;c=1;endendmodule測試波形圖:二、一位全加器設(shè)計思路：按照二進(jìn)制數(shù)加法的方法，將三個輸入端（包括進(jìn)位端，加數(shù)端）進(jìn)行運(yùn)算，并且列出真值表，畫出卡諾圖并化簡，即可得到一位全加器的邏輯函數(shù)式。真值表如下：abcicos00000a 00101b —co0100101110ci s10001101101101011111其中，a,b,c為全加器的輸入端，a,b,為數(shù)位，ci為輸入的進(jìn)位端，co為進(jìn)位輸出端，s為最終的和。用verilog進(jìn)行仿真有如下結(jié)果:測試代碼：modulefulladder(a,b,ci,s,co)；outputs,co;inputa,b,ci;wirex1,x2,x3,x4,x5,x6,x7;and(x1,!a,b,ci);and(x2,a,!b,!ci);and(x3,!a,b,!ci);and(x4,a,b,ci);and(x5,a,b);and(x6,a,ci);and(x7,!a,b,ci);assignS=x1|x2|x3|x4;assignco=x5|x6|x7;endmodule得出的器件內(nèi)部結(jié)構(gòu)為:進(jìn)行測試，測試代碼如下moduleeee;//Inputsrega;regb;regci;//Outputswires;wireco;//InstantiatetheUnitUnderTest(UUT)fulladderuut(.a(a),.b(b),.ci(ci),.s(s),.co(co));initialbegin//InitializeInputsa=0;b=0;ci=0;//Wait100nsforglobalresettofinish#10;//Addstimulushere#10a=0;b=0;ci=0;#10a=0;b=0;ci=1;#10a=0;b=1;ci=0;#10a=0;b=1;ci=1;#10a=1;b=0;ci=0;#10a=1;b=0;ci=1;#10a=1;b=1;ci=0;#10a=1;b=1;ci=1;endendmodule測試得到的波形圖為:

三、四位主蘊(yùn)含項探測器設(shè)計思路：我們可以將一個真值表寫成標(biāo)準(zhǔn)和與標(biāo)準(zhǔn)積的形式，而此探測器要求我們探測出其標(biāo)準(zhǔn)和形式。當(dāng)輸入為(1,2,3,5,7,11,13)時，輸出為一，否則為0。真值表如下：a3a2alaOfa3a2alaOf0000010Q00a3 0001110Q10a2 —f o010110100al 00111101110100011000aO 010111101101100111000111111110其中，a3，a2，a1，a0從高往低依次為輸入端，f為輸出端。用verilog進(jìn)行仿真有如下結(jié)果：實驗代碼：moduledetector(a0,a1,a2,a3,f)；outputf;inputa0,a1,a2,a3;wirew1,w2,w3,w4;and(w1,!a3,a0);and(w2,a2,!a1,a0);and(w3,!a2,a1,a0);and(w4,!a3,!a2,a1);assignf=w1|w2|w3|w4;endmodule得出的封裝內(nèi)部結(jié)構(gòu)為右圖為模塊內(nèi)部結(jié)構(gòu)進(jìn)行測試，測試代碼如下:modulessss;//Inputsrega0;rega1;rega2;rega3;//Outputswiref;//InstantiatetheUnitUnderTest(UUT)detectoruut(.a0(a0),.a1(a1),.a2(a2),.a3(a3),?f(f));initialbegin//InitializeInputsa0=0;a1=0;a2=0;a3=0;//Wait100nsforglobalresettofinish#10;//Addstimulushere#10a0=0;a1=0;a2=0;a3=0;#10a0=0;a1=0;a2=0;a3=1;#10a0=0;a1=0;a2=1;a3=0;#10a0=0;a1=0;a2=1;a3=1;#10a0=0;a1=1;a2=0;a3=0;#10a0=0;a1=1;a2=0;a3=1;#10a0=0;a1=1;a2=1;a3=0;#10a0=0;a1=1;a2=1;a3=1;#10a0=1;a1=0;a2=0;a3=0;#10a0=1;a1=0;a2=0;a3=1;#10a0=1;a1=0;a2=1;a3=0;#10a0=1;a1=0;a2=1;a3=1;#10a0=1;a1=1;a2=0;a3=0;#10a0=1;a1=1;a2=0;a3=1;#10a0=1;a1=1;a2=1;a3=0;#10a0=1;a1=1;a2=1;a3=1;endendmodule得到波形圖為:四、四位二進(jìn)制數(shù)一格雷碼轉(zhuǎn)換器設(shè)計思路：二進(jìn)制數(shù)轉(zhuǎn)格雷碼時，使最高位不變，最高位和下一位異或得到格雷碼第二位，二進(jìn)制數(shù)的第二位和其第三位進(jìn)行異或得到格雷碼的第三位，以后以此類推。直到最低位得到為止。列出真值表有a3alha3alh1同f3f2flfO000G0000000100010010001100110010010001100101Dili0110010101110100a3a2a1a0f3f2fLfO1000110010011101101011111011111011001010110110111110100111111000其中，a3，a2，al，a0依次為二進(jìn)制數(shù)的最高位到最低位，f3，f2，fl，f0依次為格雷碼的最高位到最低位。用verilog進(jìn)行仿真有如下結(jié)果：實驗代碼：modulecocerter(a0,a1,a2,a3,f0,f1,f2,f3)；outputf0,f1,f2,f3;inputa0,a1,a2,a3;assignf3=a3;assignf2=(!a3&a2)|(a3&!a2);

assignf1=(a2&!a1)|(!a2&a1);assignf0=(a1&!a0)|(!a3&!a2&a1)|(a3&a2&a1)|(!a3&a2&!a1&a0)|(a3&!a2&!a1&a0);endmodule得到內(nèi)部結(jié)構(gòu)如下模塊如下:進(jìn)行測試，測試代碼如下：moduleww;//Inputsrega0;regal;rega2;rega3;//Outputswiref0;wiref1;wiref2;wiref3;//InstantiatetheUnitUnderTest(UUT)cocerteruut(.a0(a0),.a1(a1),.a2(a2),.a3(a3),.f0(f0),.f1(f1),.f2(f2),.f3(f3));initialbegin//InitializeInputsa0=0;a1=0;a2=0;a3=0;//Wait100nsforglobalresettofinish#10;//Addstimulushere#10a0=0;a1=0;a2=0;a3=0;#10a0=0;a1=0;a2=0;a3=1;#10a0=0;a1=0;a2=1;a3=0;#10a0=0;a1=0;a2=1;a3=1;#10a0=0;a1=1;a2=0;a3=0;#10a0=0;a1=1;a2=0;a3=1;#10a0=0;a1=1;a2=1;a3=0;#10a0=0;a1=1;a2=1;a3=1;#10a0=1;a1=0;a2=0;a3=0;#10a0=1;a1=0;a2=0;a3=1;#10a0=1;a1=0;a2=1;a3=0;#10a0=1;a1=0;a2=1;a3=1;#10a0=1;a1=1;a2=0;a3=0;#10a0=1;a1=1;a2=0;a3=1;#10a0=1;a1=1;a2=1;a3=0;#10a0=1;a1=1;a2=1;a3=1;endendmodule波形圖五、四位密碼鎖設(shè)計思路：該鎖有規(guī)定的地址代碼A、B、C、D4個輸入端和一個開箱鑰匙孔信號E的輸入端。當(dāng)用鑰匙開箱時，如果輸入的4個代碼正確，保險箱被打開；否則，電路將發(fā)出警報。讓輸入端的四個值與已設(shè)置好的密碼的值進(jìn)行比較，比較時用同或邏輯，若相同，則有和使能端進(jìn)行邏輯相與，最后將所有的可能性進(jìn)行相或。列出真值表，按照真值表進(jìn)行卡諾圖化簡。本設(shè)計方案中我采用多路復(fù)用器，2-4譯碼器，LED燈和或門等器件來完成設(shè)計。用2個74x151多路復(fù)用器擴(kuò)展為16-2多路復(fù)用器，題目中的地址代碼A、B、C、D4個輸入端作為擴(kuò)展的多路復(fù)用器的地址端，D0-D8作為數(shù)據(jù)端。開箱鑰匙孔信號E作為2-4decoder的使能端。設(shè)計開鎖的正確代碼為0101,當(dāng)用鑰匙開鎖（即2-4decoder的使能端有效）時，如果正確輸入開鎖密碼：0101,則輸出Y為邏輯高電平，Y'為邏輯低電平，鎖被打開，而LED燈不會亮（即不會報警）；如果輸入的密碼錯誤或者鑰匙孔信號無效，則輸出Y為邏輯低電平，Y'為邏輯高電平，鎖無法打開，邏輯高電平Y(jié)'驅(qū)動LED燈亮，產(chǎn)生報警效果真值表DCBALATCHLED000001000101001001001101010001010110011001011101100001100101101001101101110001110101111001111101用verilog進(jìn)行模擬代碼為modulecipherlock(A,B,C,D,E,K,L);outputK,L;inputA,B,C,D,E;wirew1,w2,w3,w4,w5;regs1=0,s2=1,s3=1,s4=0;

assignw1=AA~s1;assignw2=BA~s2;assignw3=CA~s3;assignw4=DA~s4;assignw5=w1&w2&w3&w4;assignK=w5&E;assignL=!w5&E;endmodule其中內(nèi)部模塊1的內(nèi)部結(jié)構(gòu)為:內(nèi)部模塊2的內(nèi)部結(jié)構(gòu)為進(jìn)行測試，測試代碼為：moduletest;//InputsregA;regB;regC;regD;regE;//OutputswireK;wireL;//InstantiatetheUnitUnderTest(UUT)cipherlockuut(.A(A),.B(B),.C(C),.D(D),.E(E),.K(K),.L(L));initialbegin//InitializeInputsA=0;B=0;C=0;D=0;E=0;//Wait100nsforglobalresettofinish#10;//Addstimulushere#10A=0;B=0;C=0;D=0;E=0;#10A=0;B=0;C=0;D=1;E=1;#10A=0;B=0;C=1;D=0;E=0;#10A=0;B=0;C=1;D=1;E=1;#10A=0;B=1;C=0;D=0;E=0;#10A=0;B=1;C=0;D=1;E=1;#10A=0;B=1;C=1;D=0;E=0;#10A=0;B=1;C=1;D=1;E=1;#10A=1;B=0;C=0;D=0;E=0;#10A=1;B=0;C=0;D=1;E=1;#10A=1;B=0;C=1;D=0;E=0;#10A=1;B=0;C=1;D=1;E=1;#10A=1;B=1;C=0;D=0;E=0;#10A=1;B=1;C=0;D=1;E=1;#10A=1;B=1;C=1;D=0;E=0;#10A=1;B=1;C=1;D=1;E=1;#10A=0;B=0;C=0;D=0;E=1;#10A=0;B=0;C=0;D=1;E=0;#10A=0;B=0;C=1;D=0;E=1;#10A=0;B=0;C=1;D=1;E=0;#10A=0;B=1;C=0;D=0;E=1;#10A=0;B=1;C=0;D=1;E=0;#10A=0;B=1;C=1;D=0;E=1;#10A=0;B=1;C=1;D=1;E=0;#10A=1;B=0;C=0;D=0;E=1;#10A=1;B=0;C=0;D=1;E=0;#10A=1;B=0;C=1;D=0;E=1;#10A=1;B=0;C=1;D=1;E=0;#10A=1;B=1;C=0;D=0;E=1;#10A=1;B=1;C=0;D=1;E=0;#10A=1;B=1;C=1;D=0;E=1;#10A=1;B=1;C=1;D=1;E=0;endendmodule波形圖：六、顯示0--9的手動記分控制電路設(shè)計思路：根據(jù)設(shè)計要求，可以將電路分為3個部分：顯示電路、BCD譯碼驅(qū)動電路、計分電路。BCD-七短譯碼器同步十講制可逆計數(shù)器因為電路需要編碼，譯碼，自然想到了編碼器74x148,因為需要十個輸入端，則還應(yīng)加上一些與或門。通過前部編碼以后再把信號輸入到七段譯碼器中，最后可以進(jìn)行準(zhǔn)確的。到9計分。真值表輸人輸出顯示字形LTBIPBIDc.EAabcdefgX密：0-::或X：密：11111118X01'卷XXX0000000消隠011O'0&0111111G0011氏G0111o:Ci：：0：010110.01.011011媛1201100111111101忌.0.11;0.=1.0.00110:.o；114011o'1011G11b11501111a場111116011011111100007b1100b011111118.0.111Q.0.1111p119Q111d10義d6b■'o蘋00111g11?ep-qp■Cj'：0：0消01111000QQQ00b1111b10000000.0.1111100■ff009:0001111110000000用verilog進(jìn)行模擬有代碼為；moduleyimaqi(I,EN,SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG);outputSEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG;input[9:0]I;inputEN;regSEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG;reg[1:7]SEGS;wireA,B,C,D;wire[7:0]H;assignH[7]=I[7];assignH[6]=I[6]&!I[7];assignH[5]=I[5]&!I[6]&!H[7];assignH[4]=I[4]&!I[5]&!I[6]&!I[7];assignH[3]=I[3]&!I[4]&!I[5]&!I[6]&!I[7];assignH[2]=I[2]&!I[3]&!I[4]&!I[5]&!I[6]&!I[7];assignH[1]=I[1]&!I[2]&!I[3]&!I[4]&!I[5]&!I[6]&!I[7];assignA=~(!I[8]&!I[9]);assignB=!(H[1]&H[3]&H[5]&H[7])|!I[9];assignC=H[2]|H[3]|H[6]|H[7];assignD=H[4]|H[5]|H[6]|H[7];always@(AorBorCorDorEN)beginif(EN)case({D,C,B,A})0:SEGS=7'b1111110;1:SEGS=7'b0110000;2:SEGS=7'b1101101;3:SEGS=7，b1111001;4:SEGS=7'b0110011;5:SEGS=7'b1011011;6:SEGS=7'b0011111;7:SEGS=7'b1110000;8:SEGS=7'b1111111;9:SEGS=7'b1110011;defaultSEGS=7'bx;endcaseelseSEGS=7'b0;{SEGA,SEGB,SEGC,SEGD,SEGE,SEGF,SEGG}=SEGS;endendmodule從左到右的八個內(nèi)部模塊依次如下E>進(jìn)行測試，測試代碼如下moduletest;//Inputsreg[9:0]I;regEN;//OutputswireSEGA;wireSEGB;wireSEGC;wireSEGD;wireSEGE;wireSEGF;wireSEGG;//InstantiatetheUnitUnderTest(UUT)yimaqiuut(.I(I),.EN(EN),.SEGA(SEGA),.SEGB(SEGB),.SEGC(SEGC),.SEGD(SEGD),.SEGE(SEGE),.SEGF(SEGF),.SEGG(SEGG));initialbegin//InitializeInputsI=0;EN=0;//Wait100nsforglobalresettofinish#20;//Addstimulushere#10I[0]=1;I[1]=0;I[2]=0;I[3]=0;I[4]=0;I[5]=0;I[6]=0;I[7]=0;I[8]=0;I[9]=0;EN=0;#10l[0]=0;l[1]=1;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=1;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=0;l[3]=1;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=1;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=1;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=1;l[7]=0;l[8]=0;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=1;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=1;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=1;EN=1;#10l[0]=1;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=1;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=1;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=0;l[3]=1;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=1;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=1;l[6]=0;l[7]=0;l[8]=0;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=1;l[7]=0;l[8]=0;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=1;l[8]=0;l[9]=0;EN=0;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=1;l[9]=0;EN=1;#10l[0]=0;l[1]=0;l[2]=0;l[3]=0;l[4]=0;l[5]=0;l[6]=0;l[7]=0;l[8]=0;l[9]=1;EN=0;endendmodule波形圖：

七、4位二進(jìn)制全加器設(shè)計思路：加法器是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。常用作計算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。在電子學(xué)中，加法器是一種數(shù)位電路，其可進(jìn)行數(shù)字的加法計算。在現(xiàn)代的電腦中，加法器存在于算術(shù)邏輯單元（ALU）之中。加法器可以用來表示各種數(shù)值，如：BCD、加三碼，主要的加法器是以二進(jìn)制作運(yùn)算。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯,運(yùn)行速度快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會越來越大。我們采用4位二進(jìn)制并行加法器作為折中選擇，所選加法器為4位二進(jìn)制先行進(jìn)位的74LS283，它從C0到C4輸出的傳輸延遲很短，只用了幾級邏輯來形成和及進(jìn)位輸出，由其構(gòu)成4位二進(jìn)制全加器。

用verilog仿真有實驗代碼modulefulladder(A,B,C0,S,C4);output[3:0]S;outputC4;input[3:0]A,B;inputC0;wireC1,C2,C3;assignC1=(A[0]|B[0])&C0+(A[0]&B[0]);assignC2=(A[1]&B[1])+(A[1]|B[1])&C1;assignC3=(A[2]&B[2])+(A[2]|B[2])&C2;assignC4=(A[3]&B[3])+(A[3]|B[3])&C2;assignS[0]=((A[0]|B[0])&!(A[0]&B[0])&!C0)|(!((A[0]|B[0])&!(A[0]&B[0]))&C0);

assignS[1]=((A[1]|B[1])&!(A[1]&B[1])&!C1)|(!((A[1]|B[1])&!(A[1]&B[1]))&C1);assignS[2]=((A[2]|B[2])&!(A[2]&B[2])&!C2)|(!(A[2]|B[2])|(A[2]&B[2])&C2);assignS[3]=((A[3]|B[3])&!(A[3]&B[3])&!C3)|(!(A[3]|B[3])|(A[3]&B[3])&C3);endmodule內(nèi)部結(jié)構(gòu)其內(nèi)部六個模塊內(nèi)部結(jié)構(gòu)依次如下E7測試代碼如下moduletest;//Inputsreg[3:0]A;reg[3:0]B;regC0;//Outputswire[3:0]S;wireC4;//InstantiatetheUnitUnderTest(UUT)fulladderuut(.A(A),.C0(C0),.S(S),.C4(C4))；initialbegin//InitializeInputsA=0;B=0;C0=0;//Wait100nsforglobalresettofinish#20;//Addstimulushere#10A=4'b1000;B=4'b0111;#10A=4'b1110;B=4'b0100;#10A=4'b1001;B=4'b0101;#10A=4'b0110;B=4'b0011;#10A=4'b0001;B=4'b1110;#10A=4'b0011;B=4'b0101;#10A=4'b1010;B=4'b0001;#10A=4'b0010;B=4'b1000;endendmodule波形圖

八、通道數(shù)據(jù)分時傳送系統(tǒng)設(shè)計思路：多通道數(shù)據(jù)分時傳送系統(tǒng)原理是，通過數(shù)據(jù)選擇器將并行數(shù)據(jù)分時一一送出，再通過數(shù)據(jù)分配器(用譯碼器實現(xiàn))將接收到的串行數(shù)據(jù)分配到其各個相應(yīng)的輸出端口，從而恢復(fù)原來的并行數(shù)據(jù).數(shù)據(jù)分配器選用74x154,為4-16線譯碼器，數(shù)據(jù)選擇器選用74x151,為8選1數(shù)據(jù)選擇器。74X151功能表En_LS2S1soYy_L1X'XX0105：■()■：QDOD0?■:&：(301DIDV0-'810D2D2a0.011D3DS'100D401o'1D5D5J0110-D6D6J'■:S：111D7D7J74X154功能表由于74hcl54為416譯碼器，故需要兩片741S151,級聯(lián)成16~1多路復(fù)用器。故多通道數(shù)據(jù)分時傳送系統(tǒng)真值表為:（令并行數(shù)據(jù)為D0,D1,D2,D3,D4,D5,D6,D7,D8,D9）真值表為OOOOOoOOOOoOOOOOO1OO1OOLLQoDQoooooooOOOOOOOoOOOOoOOOOOO1OO1OOLLQoDQoooooooOO仿真有，代碼為:moduletransmit(EN,D,A,Z,Y1,Y2,Y1_L,Y2_L)；output[15:0]Z;outputY1,Y2,Y1_L,Y2_L;input[15:0]D;inputEN;input[3:0]A;regY1,Y2;reg[15:0]Z;assignY1_L=!Y1;assignY2_L=!Y2;always@(ENorA)beginif((A[3]==0)&&(EN==0))case(A)4'b0000:beginY1=D[0];Y2=0;Z[0]=(Y1&&(!A[3]))||(Y2&&A[3]);end4'b0001:beginY1=D[1];Y2=0;Z[1]=(Y1&&(!A[3]))||(Y2&&A[3]);end4'b0010:beginY1=D[2];Y2=0;Z[2]=(Y1&&(!A[3]))||(Y2&&A[3]);end4'b0011:beginY1=D[3];Y2=0;Z[3]=(Y1&&(!A[3]))||(Y2&&A[3]);end4'b0100:begin