計(jì)算機(jī)組成原理參考答案匯總

紅色標(biāo)記為找到了的參考答案，問答題比較全，綠色標(biāo)記為個(gè)人做的，僅供參考！第一章計(jì)算機(jī)系統(tǒng)概述1.目前的計(jì)算機(jī)中，代碼形式是______。A．指令以二進(jìn)制形式存放，數(shù)據(jù)以十進(jìn)制形式存放B．指令以十進(jìn)制形式存放，數(shù)據(jù)以二進(jìn)制形式存放C．指令和數(shù)據(jù)都以二進(jìn)制形式存放D．指令和數(shù)據(jù)都以十進(jìn)制形式存放2.完整的計(jì)算機(jī)系統(tǒng)應(yīng)包括______。A.運(yùn)算器、存儲(chǔ)器、控制器B.外部設(shè)備和主機(jī)C.主機(jī)和實(shí)用程序D.配套的硬件設(shè)備和軟件系統(tǒng)3.目前我們所說的個(gè)人臺(tái)式商用機(jī)屬于______。A.巨型機(jī)B.中型機(jī)C.小型機(jī)D.微型機(jī)4.Intel80486是32位微處理器，Pentium是______位微處理器。Ａ．１６Ｂ．３２Ｃ．４８Ｄ．６４5.下列______屬于應(yīng)用軟件。A.操作系統(tǒng)B.編譯系統(tǒng)C.連接程序D.文本處理6.目前的計(jì)算機(jī)，從原理上講______。A.指令以二進(jìn)制形式存放，數(shù)據(jù)以十進(jìn)制形式存放B.指令以十進(jìn)制形式存放，數(shù)據(jù)以二進(jìn)制形式存放C.指令和數(shù)據(jù)都以二進(jìn)制形式存放D.指令和數(shù)據(jù)都以十進(jìn)制形式存放7.計(jì)算機(jī)問世至今，新型機(jī)器不斷推陳出新，不管怎樣更新，依然保有“存儲(chǔ)程序”的概念，最早提出這種概念的是______。A.巴貝奇B.馮.諾依曼C.帕斯卡D.貝爾8.通常劃分計(jì)算機(jī)發(fā)展時(shí)代是以（）為標(biāo)準(zhǔn) A.所用的電子器件 B.運(yùn)算速度 C.計(jì)算機(jī)結(jié)構(gòu) D.所有語言9.到目前為止，計(jì)算機(jī)中所有的信息任以二進(jìn)制方式表示的理由是（） A.節(jié)約原件 B.運(yùn)算速度快 C.由物理器件的性能決定 D.信息處理方便10.馮.諾依曼計(jì)算機(jī)中指令和數(shù)據(jù)均以二進(jìn)制形式存放在存儲(chǔ)器中，CPU區(qū)分它們的依據(jù)是（） A.指令操作碼的譯碼結(jié)果 B.指令和數(shù)據(jù)的尋址方式 C.指令周期的不同階段 D.指令和數(shù)據(jù)所在的存儲(chǔ)單元11.計(jì)算機(jī)系統(tǒng)層次結(jié)構(gòu)通常分為微程序機(jī)器層、機(jī)器語言層、操作系統(tǒng)層、匯編語言機(jī)器層和高級(jí)語言機(jī)器層。層次之間的依存關(guān)系為（） A.上下層都無關(guān) B.上一層實(shí)現(xiàn)對(duì)下一層的功能擴(kuò)展，而下一層與上一層無關(guān) C.上一層實(shí)現(xiàn)對(duì)下一層的功能擴(kuò)展，而下一層是實(shí)現(xiàn)上一層的基礎(chǔ) D.上一層與下一層無關(guān)，而下一層是實(shí)現(xiàn)上一層的基礎(chǔ)12.指令流通常是（） A.從主存流向控制器 B.從控制器流向主存 C.從控制器流向控制器 D.從主存流向主存13.以下敘述中正確的是（） A.寄存器的設(shè)置對(duì)匯編語言程序是透明的 B.實(shí)際應(yīng)用程序的預(yù)測結(jié)果能夠全面代表計(jì)算機(jī)的性能 C.系列機(jī)的基本特征是指令系統(tǒng)向后兼容 D.軟件和硬件在邏輯功能上是等價(jià)的14.存儲(chǔ)A.__程序____并按B.__地址____順序執(zhí)行,這是馮?諾依曼型計(jì)算機(jī)的工作原理。15.有一臺(tái)40MHz的處理器執(zhí)行標(biāo)準(zhǔn)測試程序，它包含的混合指令數(shù)和響應(yīng)所需的時(shí)鐘周期見表1-1.求有效的CPI、MIPS速率和程序的執(zhí)行時(shí)間（I為程序執(zhí)行的條數(shù)）指令類型CPI指令混合比算術(shù)和邏輯160%高速緩存命中的訪存218%轉(zhuǎn)移412%高速緩存失敗的訪存810%16.兩臺(tái)計(jì)算機(jī)A和B采用不同主頻的CPU，而片內(nèi)邏輯電路相同。（1）若A機(jī)的主頻為8MHz，B機(jī)為12MHz，則兩機(jī)的CPU時(shí)鐘周期各為多少？（2）如果A機(jī)的平均指令執(zhí)行速度為0.4MIPS，那么A機(jī)的平均指令執(zhí)行時(shí)間是多少？（3）B機(jī)的平均指令執(zhí)行速度MIPS是多少？第二章數(shù)據(jù)的表示和運(yùn)算1.算術(shù)右移指令執(zhí)行的操作是______。A．符號(hào)位填0，并順次右移1位，最低位移至進(jìn)位標(biāo)志位B．符號(hào)位不變，并順次右移1位，最低位移至進(jìn)位標(biāo)志位C．進(jìn)位標(biāo)志位移至符號(hào)位，順次右移1位，最低位移至進(jìn)位標(biāo)志位D．符號(hào)位填1，并順次右移1位，最低位移至進(jìn)位標(biāo)志位2.定點(diǎn)16位字長的字，采用2的補(bǔ)碼形式表示時(shí)，一個(gè)字所能表示的整數(shù)范圍是______。A．-215─215-1B．-215-1─215-1C．-215+1─215D．-215─2153.設(shè)寄存器位數(shù)為8位，機(jī)器數(shù)采用補(bǔ)碼形式（一位符號(hào)位），對(duì)應(yīng)于十進(jìn)制數(shù)-27，寄存器內(nèi)為______。A．（27）16B．（9B）16C．（E5）16D．（5A A.4*106B/s B.4MB/s C.8*106B/s D.8MB/s解：計(jì)算的是存儲(chǔ)器的帶寬，每個(gè)存儲(chǔ)周期讀出16bit=2B，故而數(shù)據(jù)傳輸率是2B/(250×10-9s)，即8×106B/s。本題中8MB/s是8×1024×1024B/s14.某一SRAM芯片，其容量為1024*8位，除電源和接地線外，該芯片的引腳的最小數(shù)目為（）。 A.21 B.22 C.23 D.24【A】芯片容量為1024×8位，說明芯片容量為1024B，且以字節(jié)為單位存取。也就是說地址線數(shù)要10位。而數(shù)據(jù)線要8bit來傳輸1字節(jié)。加上片選線和讀/寫控制線（讀控制為RD或OE），故而為10+8+1+1+1=21根線15.DRAM的刷新是以（）為單位的。 A.存儲(chǔ)單元 B.行 C.列 D.存儲(chǔ)字16.下列有關(guān)RAM和ROM的敘述中，正確的是（）。Ⅰ.RAM是易失性存儲(chǔ)器，ROM是非易失型存儲(chǔ)器Ⅱ.RAM和ROM都是采用隨機(jī)存取的方式進(jìn)行信息訪問Ⅲ.RAM和ROM都可用做Cache Ⅳ.RAM和ROM都需要刷新 A.僅Ⅰ和Ⅱ B.僅Ⅱ和Ⅲ C.僅Ⅰ和Ⅱ和Ⅲ D.僅Ⅱ和Ⅲ和Ⅳ【A】一般Cache采用高速的SRAM制作，比ROM速度快很多，因此III是錯(cuò)誤的，用排除法即可選A。RAM需要刷新，而ROM不需要刷新。17.在存儲(chǔ)器芯片中，地址譯碼采用雙譯碼方式是為了（）。 A.擴(kuò)大尋址范圍 B.減少存儲(chǔ)單元數(shù)目 C.增加存儲(chǔ)單元數(shù)目 D.減少存儲(chǔ)單元選通線數(shù)目18.下列關(guān)于閃存（FlashMemory）的敘述中，錯(cuò)誤的是（）。 A.信息可讀可寫，并且讀、寫速度一樣 B.存儲(chǔ)元由MOS管組成，是一種半導(dǎo)體存儲(chǔ)器 C.掉電后信息不丟失，是一種非易失性存儲(chǔ)器 D.采用隨機(jī)訪問方式，可替代計(jì)算機(jī)外部存儲(chǔ)器19.某計(jì)算機(jī)存儲(chǔ)器按字節(jié)編址，主存地址空間大小為64MB，現(xiàn)用4M*8位的RAM芯片組成32MB的主存儲(chǔ)器，則存儲(chǔ)器地址寄存器MAR的位數(shù)至少是（）。 A.22位 B.23位 C.25位 D.26位按字節(jié)編址，64MB的主存地址空間，故而MAR的尋址范圍是64M，故而是26位。而實(shí)際的主存的空間不能代表MAR的位數(shù)20.若內(nèi)存地址區(qū)間為4000H~43FFH，每個(gè)存儲(chǔ)單元可存儲(chǔ)16位二進(jìn)制數(shù)，該內(nèi)存區(qū)域用4片存儲(chǔ)器芯片構(gòu)成，則構(gòu)成該內(nèi)存所用的存儲(chǔ)器芯片的容量是（）。 A.512*16bit B.256*8bit C.256*16bit D.1024*8bit【C】43FF-4000+1=400H，即內(nèi)存區(qū)域?yàn)?K個(gè)單元，總?cè)萘繛?K×16?，F(xiàn)有4片存儲(chǔ)芯片構(gòu)成，則芯片容量為256×16bit21.假設(shè)某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由Cache和主存組成，某程序執(zhí)行過程中訪存1000次，其中訪問Cache缺失（未命中）50次，則Cache的命中率是（）。 A.5% B.9.5% C.50% D.95%【D】命中率=Cache命中的次數(shù)/所有訪問次數(shù)，有了這個(gè)公式這道題就很容易計(jì)算出答案。要注意的一點(diǎn)是仔細(xì)審題，題中說的是缺失50次，而不是命中50次。仔細(xì)審題是做對(duì)題的第一步22.閃速存儲(chǔ)器能提供高性能、低功耗、高可靠性以及A.__瞬間啟動(dòng)____能力，因此作為B.__固態(tài)盤____用于便攜式電腦中。23.主存儲(chǔ)器的性能指標(biāo)主要是A.__存儲(chǔ)容量____、B.__存儲(chǔ)時(shí)間____、存儲(chǔ)周期和存儲(chǔ)器帶寬。24.CPU能直接訪問A._cache_____和B.__主存____,但不能直接訪問磁盤和光盤。25.廣泛使用的A.___SRAM___和B.___DRAM___都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器，前者的速度比后者快，但集成度不如后者高。它們共同的缺點(diǎn)是C.__斷電后不能保存信息____。26.什么是閃速存儲(chǔ)器？它有哪些特點(diǎn)？解：閃速存儲(chǔ)器是高密度、非易失性的讀/寫半導(dǎo)體存儲(chǔ)器。從原理上看，它屬于ROM型存儲(chǔ)器，但是它又可隨機(jī)改寫信息；從功能上看，它又相當(dāng)于RAM，所以傳統(tǒng)ROM與RAM的定義和劃分已失去意義。因而它是一種全新的存儲(chǔ)器技術(shù)。閃速存儲(chǔ)器的特點(diǎn)：（1）固有的非易失性，（2）廉價(jià)的高密度，（3）可直接執(zhí)行，（4）固態(tài)性能。27.存儲(chǔ)器容量為32字，字長64位，模塊數(shù)m=8，用交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns,數(shù)據(jù)總線寬度為64位，總線傳輸周期τ=50ns。問該存儲(chǔ)器的帶寬是多少？解：連續(xù)讀出m=8個(gè)字的信息量是：q=64位×8=512位連續(xù)讀出8個(gè)字所需的時(shí)間是：t=T+（m–1）τ=200+7×50=5.5×10-7s交叉存儲(chǔ)器的帶寬是:W=q/t=512/（5.5×10-7s）≈93×107位/s28.有一個(gè)1024K×32位的存儲(chǔ)器，由128K×8位的DRAM構(gòu)成。問：（1）總共需要多少DRAM芯片（2）采用異步刷新，如果單元刷新間隔不超過8ms，則刷新信號(hào)周期是多少？解：（1）DRAM芯片容量為128K×8位=128KB存儲(chǔ)器容量為1024K×32位=1024K×4B=4096KB所需芯片數(shù)4096KB÷128KB=32片（2）對(duì)于128K×8位的DRAM片子，選擇一行地址進(jìn)行刷新，取刷新地址A8—A0，則8ms內(nèi)進(jìn)行512個(gè)周期的刷新。按此周期數(shù)，512×4096=128KB，對(duì)一行上的4096個(gè)存儲(chǔ)元同時(shí)進(jìn)行刷新。采用異步刷新方式刷新信號(hào)的周期為8ms÷512=15.6μs29.提高存儲(chǔ)器速度可采用哪些措施，請(qǐng)說出至少五種措施。答：=1\*GB3①采用cache；=2\*GB3②采用高速器件；=3\*GB3③采用多體交叉存儲(chǔ)器；=4\*GB3④采用雙端口存儲(chǔ)器；=5\*GB3⑤采用相聯(lián)存儲(chǔ)器；=6\*GB3⑥加長存儲(chǔ)器字長。30.用16k×8位的SRAM芯片構(gòu)成64K×16位的存儲(chǔ)器，要求畫出該存儲(chǔ)器的組成邏輯框圖。答：存儲(chǔ)器容量為64K×16位，其地址線為16位（A15—A0），數(shù)據(jù)線也是16位（D15—D0）SRAM芯片容量為16K×8位，其地址線為14位，數(shù)據(jù)線為8位，因此組成存儲(chǔ)器時(shí)須字位同時(shí)擴(kuò)展。字?jǐn)U展采用2：4譯碼器，以16K為一個(gè)模塊，共4個(gè)模塊。位擴(kuò)展采用兩片串接。圖C1.131.用64K*1位的DRAM芯片構(gòu)成256k*8位的存儲(chǔ)器，假定芯片內(nèi)部只有一個(gè)位平面?；卮笕缦聠栴}：（1）計(jì)算所需芯片數(shù)（2）采用異步刷新方式，如每單元刷新間隔不超過2ms，則刷新信號(hào)周期是多少？（3）如采用集中刷新方式，存儲(chǔ)器刷新一次需要用多少讀/寫周期？第四章指令系統(tǒng)1.用于對(duì)某個(gè)存儲(chǔ)器中操作數(shù)的尋址方式稱為______尋址。A.直接B.間接C.寄存器直接D.寄存器間接2.程序控制類指令的功能______。A.進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算B.進(jìn)行主存和CPU之間的數(shù)據(jù)傳送C.進(jìn)行CPU和I/O設(shè)備之間的數(shù)據(jù)傳送D.改變程序執(zhí)行的順序3.單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)數(shù)常需采用______。A．堆棧尋址方式B．立即尋址方式C．隱含尋址方式D．間接尋址方式4.指令系統(tǒng)中采用不同尋址方式的目的是（）。 A.提供擴(kuò)展操作碼的可能并降低指令譯碼難度 B.可縮短指令字長，擴(kuò)大尋址空間，提高編程的靈活性 C.實(shí)現(xiàn)程序控制 D.三者都正確5.某機(jī)器指令字長為16位，主存按字節(jié)編址，取指令時(shí)，每取一個(gè)字節(jié)PC自動(dòng)加1。當(dāng)前指令地址為2000H，指令內(nèi)容為相對(duì)尋址的無條件轉(zhuǎn)移指令，指令中的形式地址為40H。那么取指令后及指令執(zhí)行后PC內(nèi)容為（）。 A.2000H，2042H B.2002H，2040H C.2002H，2042H D.2000H，2040H6.在指令的地址字段中，直接指出操作數(shù)本身的尋址方式，稱為______。A.隱含尋址B.立即尋址C.寄存器尋址D.直接尋址7.下列關(guān)于ＲＩＳＣ說法中，錯(cuò)誤的是（）。 A.ＲＩＳＣ普遍采用微程序控制器 B.ＲＩＳＣ大多數(shù)指令在一個(gè)時(shí)鐘周期內(nèi)完成 C.ＲＩＳＣ的內(nèi)部通用寄存器數(shù)量相對(duì)ＣＩＳＣ多 D.ＲＩＳＣ的指令數(shù)、尋址方式和指令合適種類相對(duì)于ＣＩＳＣ少8.假設(shè)寄存器R中的數(shù)值為200，主存地址為200和300的地址單元中存放的內(nèi)容分別為300和400，則（）方式下訪問到的操作數(shù)為200。 A.直接尋址200 B.寄存器間接尋址（R） C.存儲(chǔ)器間接尋址（200） D.寄存器尋址R9.指令格式是指令用A._二進(jìn)制代碼__表示的結(jié)構(gòu)形式,通常格式中由操作碼字段和B.__地址碼____字段組成。10.條件轉(zhuǎn)移、無條件轉(zhuǎn)移、轉(zhuǎn)子程序、返主程序、中斷返回指令都屬于A.__程序控制____類指令，11.這類指令在指令格式中所表示的地址不是B.__操作數(shù)____的地址，而是C.__下一條指令____的地址。RISC機(jī)器一定是A.___流水____CPU,但后者不一定是RISC機(jī)器,奔騰機(jī)屬于B.__CISC_機(jī)器。12.堆棧是一種特殊的A.___數(shù)據(jù)___尋址方式，它采用B.___先進(jìn)后出___原理。按構(gòu)造不同，分為寄存器堆棧和C.___存儲(chǔ)器___堆棧。13.若機(jī)器字長36位，采用三地址格式訪存指令，共完成54種操作，操作數(shù)可在1K地址范圍內(nèi)尋找，畫出該機(jī)器的指令格式。答：操作碼需用6位，操作數(shù)地址碼需用10位。格式如下6101010OPD1D2D3OP:操作碼6位D1：第一操作數(shù)地址，10位D2：第二操作數(shù)地址，10位D3：第三操作數(shù)地址，10位14.用16k×8位的SRAM芯片構(gòu)成64K×16位的存儲(chǔ)器，要求畫出該存儲(chǔ)器的組成邏輯框圖。答：存儲(chǔ)器容量為64K×16位，其地址線為16位（A15—A0），數(shù)據(jù)線也是16位（D15—D0）SRAM芯片容量為16K×8位，其地址線為14位，數(shù)據(jù)線為8位，因此組成存儲(chǔ)器時(shí)須字位同時(shí)擴(kuò)展。字?jǐn)U展采用2：4譯碼器，以16K為一個(gè)模塊，共4個(gè)模塊。位擴(kuò)展采用兩片串接。圖C1.115.指令格式結(jié)構(gòu)如下所示，試分析指令格式特點(diǎn)。1512119865320OP尋址方式寄存器尋址方式寄存器源地址目標(biāo)地址答：（1）OP字段指定16種操作（2）單字長二地址指令（3）每個(gè)操作數(shù)可以指定8種尋址方式（4）操作數(shù)可以是RR型、RS型、SS型16.若機(jī)器字長36位，采用三地址格式訪存指令，共完成54種操作，操作數(shù)可在1K地址范圍內(nèi)尋找，畫出該機(jī)器的指令格式。答：操作碼需用6位，操作數(shù)地址碼需用10位。格式如下6101010OPD1D2D3OP:操作碼6位D1：第一操作數(shù)地址，10位D2：第二操作數(shù)地址，10位D3：第三操作數(shù)地址，10位第五章中央處理器1.為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場信息最有效的方式是采用______。A.通用寄存器B.堆棧C.存儲(chǔ)器D.外存2.描述流水CPU基本概念中，正確表述的句子是______。A.流水CPU是以空間并行性為原理構(gòu)造的處理器B.流水CPU一定是RISC機(jī)器C.流水CPU一定是多媒體CPUD.流水CPU是一種非常經(jīng)濟(jì)而實(shí)用的時(shí)間并行技術(shù)3.由于CPU內(nèi)部的操作速度較快，而CPU訪問一次主存所花的時(shí)間較長，因此機(jī)器周期通常用______來規(guī)定。A．主存中讀取一個(gè)指令字的最短時(shí)間B．主存中讀取一個(gè)數(shù)據(jù)字的最長時(shí)間C．主存中寫入一個(gè)數(shù)據(jù)字的平均時(shí)間D．主存中取一個(gè)數(shù)據(jù)字的平均時(shí)間4.微程序控制器中，機(jī)器指令與微指令的關(guān)系是______。A．每一條機(jī)器指令由一般微指令編成的微程序來解釋執(zhí)行B．每一條機(jī)器指令由一條微指令來執(zhí)行C．一段機(jī)器指令組成的程序可由一條微指令來執(zhí)行D．一條微指令由若干條機(jī)器指令組成5.指令周期是指______。A．CPU從主存取出一條指令的時(shí)間B．CPU執(zhí)行一條指令的時(shí)間C．CPU從主存取出一條指令加上執(zhí)行這條指令的時(shí)間D．時(shí)鐘周期時(shí)間6.中斷向量地址是______。A．子程序入口地址B．中斷服務(wù)例行程序入口地址C．中斷服務(wù)例行程序入口地址的指示器D．中斷返回地址7.CPU主要包括______。A.控制器B.控制器、運(yùn)算器、cacheC.運(yùn)算器和主存D.控制器、ALU和主存1.下列寄存器中，匯編語言程序員可見的是（）A.存儲(chǔ)器地址寄存器(MAR)

B.程序計(jì)數(shù)器(PC)

C.存儲(chǔ)區(qū)數(shù)據(jù)寄存器(MDR)

D.指令寄存器(IR)5.在一條無條件跳轉(zhuǎn)指令的指令周期內(nèi)，PC的值被修改（）次A.1 B.2

C.3 D.無法確定7.以下關(guān)于計(jì)算機(jī)系統(tǒng)中的概念，正確的是（）。Ⅰ.CPU中不包含地址譯碼器Ⅱ.CPU中程序計(jì)數(shù)器中存放的是操作數(shù)地址Ⅲ.CPU中決定指令執(zhí)行順序的是程序計(jì)數(shù)器 Ⅳ.在CPU中狀態(tài)寄存器對(duì)用戶是完全透明的 A.Ⅰ、Ⅲ B.Ⅲ、Ⅳ C.Ⅱ、Ⅲ、Ⅳ D.Ⅰ、Ⅲ、Ⅳ8.計(jì)算機(jī)工作的最小時(shí)間周期是（）。 A.時(shí)鐘周期 B.指令周期 C.CPU周期 D.工作脈沖9.由于CPU內(nèi)部操作速度較快，而CPU訪問一次存儲(chǔ)器的時(shí)間較長，因此機(jī)器周期通常由

（）來確定。 A.指令周期

B.存取周期

C.間址周期

D.中斷周期

10.計(jì)算機(jī)的執(zhí)行速度與（）有關(guān)。 A.主頻

B.主頻、平均機(jī)器周期

C.主頻、平均機(jī)器周期

和平均指令周期

D.都不對(duì)

11.硬布線控制器與微程序控制器相比（）。 A.硬布線控制器的時(shí)序系統(tǒng)比較簡單 B.微程序控制器的時(shí)序系統(tǒng)比較簡單 C.兩者的時(shí)序系統(tǒng)復(fù)雜程度相同 D.可能是硬布線控制器的時(shí)序系統(tǒng)比較簡單，也可能是微程序控制器的時(shí)序系統(tǒng)比較簡單12.微程序控制器中，控制部件向執(zhí)行部件發(fā)出的某個(gè)控制信號(hào)稱（）

A．微程序

B．微指令

C．微操作

D．微命令

13.下列描述流水CPU基本概念正確的句子是（）。 A.流水CPU是以空間并行性為原理構(gòu)造的處理器 B.流水CPU一定是RISC機(jī)器 C.流水CPU一定是多媒體CPU D.流水CPU是一種非常經(jīng)濟(jì)而實(shí)用的時(shí)間并行技術(shù)14.某計(jì)算機(jī)的指令流水線由四個(gè)功能段組成，指令流經(jīng)各功能段的時(shí)間（忽略各功能段之間的

緩存時(shí)間）分別是90ns、80ns、70ns和60ns，則該計(jì)算機(jī)的CPU時(shí)鐘周期至少是

（）。

A．90ns

B.80ns

C.70ns

D.60ns15.說明指令周期、機(jī)器周期、時(shí)鐘周期之間的關(guān)系。答：指令周期是指取出并執(zhí)行一條指令的時(shí)間，指令周期常常用若干個(gè)CPU周期數(shù)來表示；CPU周期也稱為機(jī)器周期；而一個(gè)CPU周期又包含若干個(gè)時(shí)鐘周期（也稱節(jié)拍脈沖或T周期）。16.CPU結(jié)構(gòu)如圖所示，其中一個(gè)累加寄存器AC，一個(gè)狀態(tài)條件寄存器和其它四個(gè)寄存器，各部分之間的連線表示數(shù)據(jù)通路，箭頭表示信息傳送方向。(1)標(biāo)明圖中四個(gè)寄存器的名稱。(2)簡述指令從主存取到控制器的數(shù)據(jù)通路。(3)數(shù)據(jù)在運(yùn)算器和主存之間進(jìn)行存/取訪問的數(shù)據(jù)通路。答：（1）a為數(shù)據(jù)緩沖寄存器DR，b為指令寄存器IR，c為主存地址寄存器AR，d為程序計(jì)數(shù)器PC；（2）PC→AR→主存→緩沖寄存器DR→指令寄存器IR→操作控制器（3）存儲(chǔ)器讀：M→DR→ALU→AC存儲(chǔ)器寫：AC→DR→M17.舉出三種中斷向量產(chǎn)生的方法。答：（1）由編碼電路直接產(chǎn)生；（2）由硬件產(chǎn)生一個(gè)“偏移量”再加上CPU某寄存器里存放的基地址；（3）向量地址轉(zhuǎn)移法：由優(yōu)先級(jí)編碼電路產(chǎn)生對(duì)應(yīng)的固定地址碼，其地址中存放的是轉(zhuǎn)移指令通過轉(zhuǎn)移指令可以轉(zhuǎn)入設(shè)備各自的中斷服務(wù)程序入口。18.用時(shí)空?qǐng)D法證明流水CPU比非流水CPU具有更高的吞吐率。解：S1S2S3S4WBEXIDIFWBEXIDIF入→(a)指令周期流程圖C4.1時(shí)空?qǐng)D法：假設(shè)指令周期包含四個(gè)子過程：取指令（IF）、指令譯碼（ID）、執(zhí)行運(yùn)算（EX）、結(jié)果寫回（WB），每個(gè)子過程稱為過程段（Si），這樣，一個(gè)流水線由一系列串連的過程段組成。在統(tǒng)一時(shí)鐘信號(hào)控制下，數(shù)據(jù)從一個(gè)過程段流向相鄰的過程段。 圖C4.1（b）表示非流水CPU的時(shí)空?qǐng)D。由于上一條指令的四個(gè)子過程全部執(zhí)行完畢后才能開始下一條指令，因此每隔4個(gè)單位時(shí)間才有一個(gè)輸出結(jié)果，即一條指令執(zhí)行結(jié)束。圖C4.1（c）表示流水CPU的時(shí)空?qǐng)D。由于上一條指令與下一條指令的四個(gè)過程在時(shí)間上可以重疊執(zhí)行，因此，當(dāng)流水線滿載時(shí)，每一個(gè)單位時(shí)間就可以輸出一個(gè)結(jié)果，即執(zhí)行一條指令。比較后發(fā)現(xiàn)：流水CPU在八個(gè)單位時(shí)間中執(zhí)行了5條指令，而非流水CPU僅執(zhí)行2條指令，因此流水CPU具有更強(qiáng)大的數(shù)據(jù)吞吐能力。19.指令和數(shù)據(jù)均存放在內(nèi)存中，CPU如何從時(shí)間和空間上區(qū)分它們是指令還是數(shù)據(jù)？答：從時(shí)間上講，取指令時(shí)間發(fā)生在“取指周期”，取數(shù)據(jù)事件發(fā)生在“執(zhí)行周期”。從空間上講，從內(nèi)存讀出指令流流向控制器（指令寄存器），從內(nèi)存讀出數(shù)據(jù)流流向運(yùn)算器（通用寄存器）。20.CPU響應(yīng)中斷應(yīng)具備哪些條件？解：(1)在CPU內(nèi)部設(shè)置的中斷屏蔽觸發(fā)器必須是開放的。(2)外設(shè)有中斷請(qǐng)求時(shí)，中斷請(qǐng)求觸發(fā)器必須處于“1”狀態(tài)，保持中斷請(qǐng)求信號(hào)。(3)外設(shè)（接口）中斷允許觸發(fā)器必須為“1”，這樣才能把外設(shè)中斷請(qǐng)求送至CPU。(4)當(dāng)上述三個(gè)條件具備時(shí)，CPU在現(xiàn)行指令結(jié)束的最后一個(gè)狀態(tài)周期響應(yīng)中斷。答：四條件：（1）有中斷請(qǐng)求INTR；（2）CPU允許中斷（IF=1）；（3）無DMA請(qǐng)求DMAR;（4）一條指令執(zhí)行結(jié)束。第六章總線1.同步控制是______。A．只適用于CPU控制的方式B．只適用于外圍設(shè)備控制的方式C．由統(tǒng)一時(shí)序信號(hào)控制的方式D．所有指令控制時(shí)間都相同的方式2.異步控制常用于______作為其主要控制方式。A．在單總線結(jié)構(gòu)計(jì)算機(jī)中訪問主存與外圍設(shè)備時(shí)B．微型機(jī)的CPU控制中C．組合邏輯控制的CPU中D．微程序控制器中3.從信息流的傳送效率來看，______工作效率最低。A．三總線系統(tǒng)吞吐量最強(qiáng)B．單總線系統(tǒng)C．雙總線系統(tǒng)D．多總線系統(tǒng)4.系統(tǒng)總線中地址線的功能是______。A.用于選擇主存單元地址B.用于選擇進(jìn)行信息傳輸?shù)脑O(shè)備C.用于選擇外存地址D.用于指定主存和I/O設(shè)備接口電路的地址5.多總線結(jié)構(gòu)的計(jì)算機(jī)系統(tǒng)采用______方法，對(duì)提高系統(tǒng)的吞吐率最有效。A．多口存儲(chǔ)器B．提高主存的速度C．交叉編址多模存儲(chǔ)器D．高速緩沖存儲(chǔ)器6.在總線上，同一時(shí)刻（）。A.只能有一個(gè)主設(shè)備控制總線傳輸操作B.只能有一個(gè)從設(shè)備控制總線傳輸操作C.只能有一個(gè)主設(shè)備和一個(gè)從設(shè)備控制總線傳輸操作D.可能有多個(gè)主設(shè)備控制總線傳輸操作7.系統(tǒng)總線是用來連接（）。 A.寄存器和運(yùn)算器部件 B.運(yùn)算器和控制器部件 C.CPU、主存和外部設(shè)備 D.接口和外部設(shè)備8.在某計(jì)算機(jī)系統(tǒng)中，各個(gè)主設(shè)備得到總線使用權(quán)的機(jī)會(huì)基本相等，則該系統(tǒng)采用的總線判優(yōu)控制方式可能是（）。Ⅰ.鏈路查詢方式 Ⅱ.計(jì)數(shù)器定時(shí)查詢方式 Ⅲ.獨(dú)立請(qǐng)求方式 A.只能Ⅰ，其余都不可能 B.Ⅱ和Ⅲ都有可能，Ⅰ不可能 C.只能Ⅱ，其余都不可能 D.Ⅰ、Ⅱ、Ⅲ都有可能9.下列選項(xiàng)中的英文縮寫均為總線標(biāo)準(zhǔn)的是（） A.PCI、CRT、USB、EISA

B.ISA、CPI、VESA、EISA C.ISA、SCSI、RAM、MIPS

D.ISA、EISA、PCI、PCI-Express10.下列總線標(biāo)準(zhǔn)中是串行總線的是

（）

A.PCI B.USB C.EISA

D.ISA11.下列不屬于計(jì)算機(jī)局部總線的是（）。 A.VESA B.PCI C.AGP D.ISA系統(tǒng)總線12.下列關(guān)于USB總線特征的描述中，錯(cuò)誤的是（） A.可實(shí)現(xiàn)外設(shè)的即插即用和熱插拔

B.可通過級(jí)聯(lián)方式連接多級(jí)外設(shè) C.是一種通信總線，可連接不同外設(shè) D.同時(shí)可傳輸2位數(shù)據(jù)，數(shù)據(jù)傳輸率高13.為了解決多個(gè)A.__主設(shè)備____同時(shí)競爭總線B._控制權(quán)__，必須具有C.總線仲裁_部件。14.總線的一次信息傳送過程大致分哪幾個(gè)階段？若采用同步定時(shí)協(xié)議，畫出讀數(shù)據(jù)的同步時(shí)序圖。答：分五個(gè)階段：總線請(qǐng)求，總線仲裁，尋址（目的地址），信息傳送，狀態(tài)返回（或錯(cuò)誤報(bào)告）。時(shí)序圖：圖C3.315.說明總線結(jié)構(gòu)對(duì)計(jì)算機(jī)系統(tǒng)性能的影響。答：（1）最大存儲(chǔ)容量單總線系統(tǒng)中，最大內(nèi)存容量必須小于由計(jì)算機(jī)字長所決定的可能的地址總線。雙總線系統(tǒng)中，存儲(chǔ)容量不會(huì)受到外圍設(shè)備數(shù)量的影響（2）指令系統(tǒng)雙總線系統(tǒng)，必須有專門的I/O指令系統(tǒng)單總線系統(tǒng)，訪問內(nèi)存和I/O使用相同指令（3）吞吐量總線數(shù)量越多，吞吐能力越大16.某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，求總線帶寬是多少？解：設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)周期傳送的數(shù)據(jù)量用D表示，根據(jù)總線帶寬定義，有：Dr=D/T=D×f=4B×33×106/s=132MB/s17.何謂“總線仲裁”？一般采用何種策略進(jìn)行仲裁，簡要說明它們的應(yīng)用環(huán)境。解：連接到總線上的功能模塊有主動(dòng)和被動(dòng)兩種形態(tài)。主方可以啟動(dòng)一個(gè)總線周期，而從方只能響應(yīng)主方的請(qǐng)求。每次總線操作，只能有一個(gè)主方占用總線控制權(quán)，但同一時(shí)間里可以有一個(gè)或多個(gè)從方。除CPU模塊外，I/O功能模塊也可以提出總線請(qǐng)求。為了解決多個(gè)主設(shè)備同時(shí)競爭總線控制權(quán)，必須具有總線仲裁部件，以某種方式選擇其中一個(gè)主設(shè)備作為總線的下一次主方。一般來說，采用優(yōu)先級(jí)或公平策略進(jìn)行仲裁。在多處理器系統(tǒng)中對(duì)CPU模塊的總線請(qǐng)求采用公平原則處理，而對(duì)I/O模塊的總線請(qǐng)求采用優(yōu)先級(jí)策略。18.試畫出三總線系統(tǒng)的結(jié)構(gòu)圖。答：I/O接口I/O接口IOP（通道）CPU三總線結(jié)構(gòu)如下圖所示：I/O接口I/O接口IOP（通道）CPU系統(tǒng)總線內(nèi)存中線內(nèi)存內(nèi)存總線內(nèi)存中線內(nèi)存I/O總線圖C1.2第七章輸入/輸出系統(tǒng)1.在集中式總線仲裁中,______方式對(duì)電路故障最敏感。A.鏈?zhǔn)讲樵傿.計(jì)數(shù)器定時(shí)查詢C.獨(dú)立請(qǐng)求2.周期挪用方式多用于______方式的輸入輸出中。A.DMAB.中斷C.程序傳送D.通道3..CRT的顏色數(shù)為256色，則刷新存儲(chǔ)器每個(gè)單元的字長是______。A．256位B．16位C．8位D．7位4.當(dāng)采用______對(duì)設(shè)備進(jìn)行編址情況下，不需要專門的I/O指令組。A．統(tǒng)一編址法B．單獨(dú)編址法C．兩者都是D．兩者都不是5.計(jì)算機(jī)的外圍設(shè)備是指______。A．輸入/輸出設(shè)備B．外存儲(chǔ)器C．遠(yuǎn)程通信設(shè)備