數(shù)字電子技術(shù)基礎(chǔ)第三章

數(shù)字電子技術(shù)基礎(chǔ)第三章第一頁，共一百四十六頁，編輯于2023年，星期三§3-1

概述門電路：實(shí)現(xiàn)基本運(yùn)算、復(fù)合運(yùn)算的單元電路，如與門、與非門、或門······門電路中以高/低電平表示邏輯狀態(tài)的1/0第二頁，共一百四十六頁，編輯于2023年，星期三獲得高、低電平的基本原理高/低電平都允許有一定的變化范圍第三頁，共一百四十六頁，編輯于2023年，星期三正邏輯：高電平表示1，低電平表示0

負(fù)邏輯：高電平表示0，低電平表示1第四頁，共一百四十六頁，編輯于2023年，星期三3.2半導(dǎo)體二極管門電路

半導(dǎo)體二極管的結(jié)構(gòu)和外特性（Diode）二極管的結(jié)構(gòu)：

PN結(jié)+引線+封裝構(gòu)成PN第五頁，共一百四十六頁，編輯于2023年，星期三3.2.1二極管的開關(guān)特性：高電平：VIH=VCC低電平：VIL=0VI=VIH

D截止，VO=VOH=VCCVI=VIL

D導(dǎo)通，VO=VOL=0.7V第六頁，共一百四十六頁，編輯于2023年，星期三二極管的開關(guān)等效電路：第七頁，共一百四十六頁，編輯于2023年，星期三二極管的動(dòng)態(tài)電流波形：第八頁，共一百四十六頁，編輯于2023年，星期三3.2.2二極管與門設(shè)VCC=5V加到A,B的VIH=3VVIL=0V二極管導(dǎo)通時(shí)VDF=0.7VABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VABY000010100111規(guī)定3V以上為10.7V以下為0第九頁，共一百四十六頁，編輯于2023年，星期三3.2.3二極管或門設(shè)VCC=5V加到A,B的VIH=3VVIL=0V二極管導(dǎo)通時(shí)VDF=0.7VABY0V0V0V0V3V2.3V3V0V2.3V3V3V2.3VABY000011101111規(guī)定2.3V以上為10V以下為0第十頁，共一百四十六頁，編輯于2023年，星期三二極管構(gòu)成的門電路的缺點(diǎn)電平有偏移帶負(fù)載能力差只用于IC內(nèi)部電路第十一頁，共一百四十六頁，編輯于2023年，星期三一、雙極型三極管的結(jié)構(gòu)3.3.1雙極型三極管的開關(guān)特性3.3TTL門電路管芯+三個(gè)引出電極+外殼第十二頁，共一百四十六頁，編輯于2023年，星期三基區(qū)薄低摻雜發(fā)射區(qū)高摻雜集電區(qū)低摻雜第十三頁，共一百四十六頁，編輯于2023年，星期三以NPN為例說明工作原理：當(dāng)VCC

>>VBBbe結(jié)正偏,bc結(jié)反偏e區(qū)發(fā)射大量的電子b區(qū)薄，只有少量的空穴bc反偏，大量電子形成IC第十四頁，共一百四十六頁，編輯于2023年，星期三二、三極管的輸入特性和輸出特性

三極管的輸入特性曲線（NPN）VON

：開啟電壓硅管，0.5~0.7V鍺管，0.2~0.3V近似認(rèn)為:VBE<VONiB=0VBE≥VONiB

的大小由外電路電壓，電阻決定

第十五頁，共一百四十六頁，編輯于2023年，星期三三極管的輸出特性固定一個(gè)IB值，即得一條曲線，在VCE>0.7V以后，基本為水平直線第十六頁，共一百四十六頁，編輯于2023年，星期三特性曲線分三個(gè)部分放大區(qū)：條件VCE>0.7V,iB>0,iC隨iB成正比變化，ΔiC=βΔiB。飽和區(qū)：條件VCE<0.7V,iB>0,VCE很低，ΔiC

隨ΔiB增加變緩，趨于“飽和”。截止區(qū)：條件VBE=0V,iB=0,iC=0,c—e間“斷開”。第十七頁，共一百四十六頁，編輯于2023年，星期三三極管開關(guān)電路如圖3.3.1所示三、雙極型三極管的基本開關(guān)電路圖3.3.1晶體三極管開關(guān)電路三極管替代開關(guān)3.3.1雙極型三極管的開關(guān)特性第十八頁，共一百四十六頁，編輯于2023年，星期三圖3.3.1晶體三極管開關(guān)電路T當(dāng)vI=VIH，為高電平時(shí)，使得iB>IBS=VCC/βRC，三極管處于飽和導(dǎo)通態(tài)，輸出vo＝VOL

＝Vces≈0,為低電平；3.3.1雙極型三極管的開關(guān)特性當(dāng)vI=VIL<VON為低電平時(shí)，三極管處于截止?fàn)顟B(tài)，輸出vo＝VOH≈VCC,為高電平其中：硅管為0.3V,鍺管為0.1V很小，為幾十歐姆第十九頁，共一百四十六頁，編輯于2023年，星期三三極管開關(guān)狀態(tài)下的等效電路如圖所示3.3.1雙極型三極管的開關(guān)特性四、雙極型三極管的開關(guān)等效電路截止時(shí)，發(fā)射結(jié)反偏，iC≈0，相當(dāng)開關(guān)斷開；飽和時(shí)，發(fā)射結(jié)正偏，vCE＝VCE（sat）≈0，相當(dāng)開關(guān)閉合。截止飽和阻值很小，忽略(c)飽和時(shí)的等效電路第二十頁，共一百四十六頁，編輯于2023年，星期三五、雙極型三極管的動(dòng)態(tài)開關(guān)特性3.3.1雙極型三極管的開關(guān)特性即在開關(guān)電路中，輸出電壓的變化滯后于輸入電壓的變化圖3.3.7第二十一頁，共一百四十六頁，編輯于2023年，星期三六、三極管反相器3.3.1雙極型三極管的開關(guān)特性三極管反相器就是三極管的開關(guān)電路只要參數(shù)選擇合理，即當(dāng)vI=VIL時(shí)，T截止，輸出vO=VOH為高電平；當(dāng)vI=VIH時(shí)，T飽和導(dǎo)通，輸出vO=VOL為低電平，則Y＝A第二十二頁，共一百四十六頁，編輯于2023年，星期三一、電路結(jié)構(gòu)3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理T1、R1和D1:輸入級T2、R2和R3:倒相級T4、T5、R4、D2:推拉式輸出級設(shè)：VCC＝5V，VIH＝3.4VPN結(jié)的導(dǎo)通壓降為VON＝0.7V第二十三頁，共一百四十六頁，編輯于2023年，星期三①當(dāng)vI＝VIL＝0.2V時(shí)3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理T1導(dǎo)通T2截止T4導(dǎo)通T5截止D2導(dǎo)通輸出為高電平0.9V3.4V0.2Vvo＝VOH≈VCC

－IC2R2－2VON

≈3.4V第二十四頁，共一百四十六頁，編輯于2023年，星期三①當(dāng)vI＝VIH＝3.4V時(shí)3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理T1截止T2導(dǎo)通T4截止T5導(dǎo)通D2截止vo＝VOL≈VCE（sat）≈0.2V輸出為低電平2.1V0.2V3.4V則輸出和輸入的邏輯關(guān)系為第二十五頁，共一百四十六頁，編輯于2023年，星期三二、電壓傳輸特性3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理TTL反相器輸出電壓隨輸入電壓變化的曲線第二十六頁，共一百四十六頁，編輯于2023年，星期三a.AB段：圖3.3.10TTL反相器的電壓傳輸特性3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理第二十七頁，共一百四十六頁，編輯于2023年，星期三b.BC段：圖3.3.10TTL反相器的電壓傳輸特性3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理第二十八頁，共一百四十六頁，編輯于2023年，星期三c.CD段：圖3.3.10TTL反相器的電壓傳輸特性3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理第二十九頁，共一百四十六頁，編輯于2023年，星期三d.DE段：圖3.3.10TTL反相器的電壓傳輸特性3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理第三十頁，共一百四十六頁，編輯于2023年，星期三三、輸入噪聲容限3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理當(dāng)輸入電壓vI偏離正常低電平（0.2V）升高，或偏離正常高電平（3.4V）降低，在一定范圍內(nèi)，輸出高低電平并不立刻改變第三十一頁，共一百四十六頁，編輯于2023年，星期三3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理74系列典型值為：

VNH=0.4V,VNL=0.4V,第三十二頁，共一百四十六頁，編輯于2023年，星期三3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性輸入電流隨輸入電壓的變化關(guān)系，稱為輸入特性，一、輸入特性VCCR1kΩ4T1D1be2be5IvIi圖3.5.12TTL反相器輸入端的等效電路第三十三頁，共一百四十六頁，編輯于2023年，星期三a.當(dāng)輸入為低電平時(shí)，即vI＝0.2V，若VCC＝5V，則TTL反相器的輸入電流為3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性當(dāng)vI＝0時(shí)此電流IIS稱為輸入短路電流，在TTL門電路手冊中給出，由于和輸入電流值相近，故分析和計(jì)算時(shí)代替IIL。第三十四頁，共一百四十六頁，編輯于2023年，星期三b.當(dāng)輸入為高電平時(shí)，即vI＝3.4V，T1發(fā)射結(jié)截止，處于倒置狀態(tài)，只有很小的反向飽和電流IIH3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性IISD1導(dǎo)通輸入低電平輸入高電平VCCR1kΩ4T1D1be2be5IvIi..第三十五頁，共一百四十六頁，編輯于2023年，星期三二、輸出特性3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性輸出電壓與輸出電流的關(guān)系，稱為輸出特性，分為高電平輸出特性和低電平輸出特性。1.高電平輸出特性當(dāng)輸出為vO＝VOH時(shí)，T4、D2導(dǎo)通，T5截止第三十六頁，共一百四十六頁，編輯于2023年，星期三3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性1.高電平輸出特性圖3.3.14輸出高電平等效電路實(shí)際方向第三十七頁，共一百四十六頁，編輯于2023年，星期三3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性圖3.3.14輸出高電平等效電路實(shí)際方向第三十八頁，共一百四十六頁，編輯于2023年，星期三2.低電平輸出特性3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性當(dāng)輸出為vO＝VOL時(shí)，T4、D2截止，T5導(dǎo)通圖3.3.16輸出低電平等效電路第三十九頁，共一百四十六頁，編輯于2023年，星期三2.低電平輸出特性3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性當(dāng)輸出為vO＝VOL時(shí)，T4、D2截止，T5導(dǎo)通圖3.3.16輸出低電平等效電路第四十頁，共一百四十六頁，編輯于2023年，星期三3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性圖3.3.16輸出低電平等效電路第四十一頁，共一百四十六頁，編輯于2023年，星期三3.扇出系數(shù)（Fan-out）的計(jì)算3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性扇出系數(shù)就是一個(gè)門電路驅(qū)動(dòng)同類型門電路的個(gè)數(shù)。也就是表示門電路的帶負(fù)載能力。圖3.3.18扇出系數(shù)的計(jì)算IOLIIL第四十二頁，共一百四十六頁，編輯于2023年，星期三當(dāng)輸出為高電平時(shí)，

設(shè)可帶N2個(gè)非門，則有圖3.3.18扇出系數(shù)的計(jì)算IOHIIH3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性則取N＝min｛N1，N2}第四十三頁，共一百四十六頁，編輯于2023年，星期三例：已知74系列的反相器VOH≥3.2V,VOL≤0.2V，IOL（max）＝16mA，IOH（max）＝4mA，IIL＝－1mA，IIH＝40μA，計(jì)算門G1可帶同類門的個(gè)數(shù)圖3.3.18扇出系數(shù)的計(jì)算解：當(dāng)G1輸出為低電平時(shí)，有3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性第四十四頁，共一百四十六頁，編輯于2023年，星期三當(dāng)G1輸出為高電平時(shí)，有3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性圖3.3.18扇出系數(shù)的計(jì)算故取N＝10，即門G1可帶同類門的個(gè)數(shù)為10個(gè)第四十五頁，共一百四十六頁，編輯于2023年，星期三四、輸入端的負(fù)載特性3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性VCCR1kΩ4T1be2be5IvIiRP第四十六頁，共一百四十六頁，編輯于2023年，星期三一般對于TTL門電路，若輸入端通過電阻接地，一般當(dāng)RP≤0.7KΩ時(shí)，構(gòu)成低電平輸入方式；當(dāng)RP≥1.5KΩ時(shí)，構(gòu)成高電平輸入方式。3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性第四十七頁，共一百四十六頁，編輯于2023年，星期三輸入端懸空時(shí)，用萬用表測量其電壓，讀書為多少，此時(shí)應(yīng)視為高電平還是低電平？3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性第四十八頁，共一百四十六頁，編輯于2023年，星期三例3.3.3電路如圖所示，試寫出各個(gè)電路輸出端的表達(dá)式。解：3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性第四十九頁，共一百四十六頁，編輯于2023年，星期三3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性例：計(jì)算RP的取值范圍。已知G1、G2均為74系的TTL反相器，VCC＝5V，VOH＝3.4V,VOL＝0.2V,VIH（min）＝2.0V，VIL（max）＝0.8V，IIH＝40μA第五十頁，共一百四十六頁，編輯于2023年，星期三解：vo1=VOH時(shí)，若使vI2≥VIH（min）

，則3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性第五十一頁，共一百四十六頁，編輯于2023年，星期三3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性故取RP＝0.69kΩ第五十二頁，共一百四十六頁，編輯于2023年，星期三練習(xí)：電路如圖所示，試寫出各輸出端的邏輯式3.3.3TTL反相器的靜態(tài)輸入特性和輸出特性第五十三頁，共一百四十六頁，編輯于2023年，星期三3.3.4TTL反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間圖3.3.26TTL反相器的動(dòng)態(tài)波形原因：結(jié)電容和寄生電容的存在。TTL門的平均傳輸延時(shí)為3~40ns第五十四頁，共一百四十六頁，編輯于2023年，星期三二、交流噪聲3.3.4TTL反相器的動(dòng)態(tài)特性交流噪聲容限遠(yuǎn)大于直流噪聲容限。（a）正脈沖噪聲容限圖3.3.27正脈沖噪聲容限將輸出為高電平由額定值降到2.0V時(shí)輸入正脈沖的幅度稱為正脈沖噪聲容限第五十五頁，共一百四十六頁，編輯于2023年，星期三（b）負(fù)脈沖噪聲容限3.5.4TTL反相器的動(dòng)態(tài)特性圖3.5.28負(fù)脈沖噪聲容限將輸出為低電平由額定值上升到0.8V時(shí)輸入負(fù)脈沖的幅度稱為負(fù)脈沖噪聲容限第五十六頁，共一百四十六頁，編輯于2023年，星期三三、電源的動(dòng)態(tài)尖峰電流3.3.4TTL反相器的動(dòng)態(tài)特性第五十七頁，共一百四十六頁，編輯于2023年，星期三三、電源的動(dòng)態(tài)尖峰電流3.3.4TTL反相器的動(dòng)態(tài)特性1.兩種狀態(tài)下電源負(fù)載電流不等（空載情況下)第五十八頁，共一百四十六頁，編輯于2023年，星期三2、動(dòng)態(tài)尖峰電流3.3.4TTL反相器的動(dòng)態(tài)特性第五十九頁，共一百四十六頁，編輯于2023年，星期三3.3.5其他類型的TTL門電路一、其他邏輯功能的門電路1.與非門輸入級倒相級輸出級第六十頁，共一百四十六頁，編輯于2023年，星期三輸入級倒相級輸出級3.3.5其他類型的TTL門電路1.由于與非門電路結(jié)構(gòu)和電路參數(shù)與反相器相同，故反相器的輸出特性也適用于與非門；第六十一頁，共一百四十六頁，編輯于2023年，星期三3.3.5其他類型的TTL門電路2.兩個(gè)輸入端并聯(lián)使用時(shí)，計(jì)算與非門每個(gè)輸入端的輸入電流時(shí)，應(yīng)根據(jù)輸入端的不同工作狀態(tài)分別對待。若輸入端接低電平時(shí)，輸入電流的計(jì)算和反相器相同，即若輸入端接高電平，T1的兩個(gè)發(fā)射結(jié)反偏，故輸入電流為單個(gè)輸入端高電平輸入電流的2倍。IIII第六十二頁，共一百四十六頁，編輯于2023年，星期三例：已知電路TTL與非門的參數(shù)為IOH＝0.5mA，IOL＝8mA，IIL＝－0.4mA，IIH＝40μA，問可以驅(qū)動(dòng)多少個(gè)同類邏輯門？解：設(shè)輸出為高電平時(shí)，可以帶N1個(gè)同類邏輯門，則

2N1IIH≤IOH設(shè)輸出為低電平時(shí)，可以帶N2個(gè)邏輯門，則N2IIL≤IOL故取N＝123.3.5其他類型的TTL門電路第六十三頁，共一百四十六頁，編輯于2023年，星期三2.或非門3.3.5其他類型的TTL門電路第六十四頁，共一百四十六頁，編輯于2023年，星期三3.與或非門3.3.5其他類型的TTL門電路與或門相比，輸入管T1和T1都是多發(fā)射極的三極管，構(gòu)成與門電路，其輸出為第六十五頁，共一百四十六頁，編輯于2023年，星期三4.異或門注：與門和或門是在與非門和或非門的基礎(chǔ)上加了一級反相器構(gòu)成。3.3.5其他類型的TTL門電路AB（A＋B）′第六十六頁，共一百四十六頁，編輯于2023年，星期三1.推拉式輸出電路結(jié)構(gòu)的局限性：3.6OC門（OpenCollectorGate）將推拉式TTL與非門的輸出端并聯(lián)，則當(dāng)某一門的輸出端為低電平，如Y2=0,則當(dāng)Y1=1時(shí)，會(huì)有G1門的電流通過G2門的T5管，這個(gè)電流遠(yuǎn)遠(yuǎn)超過正常工作電路，有可能使T5管損壞。第六十七頁，共一百四十六頁，編輯于2023年，星期三①輸出電平不可調(diào)②負(fù)載能力不強(qiáng)，尤其是高電平輸出③輸出端不能并聯(lián)使用

為了使TTL與非門能實(shí)現(xiàn)線與功能，把輸出級的去掉T3、T4管，使T5管的集電極開路，就構(gòu)成集電極開路門，即OC門。1.推拉式輸出電路結(jié)構(gòu)的局限性圖3.3.353.6OC門（OpenCollectorGate）第六十八頁，共一百四十六頁，編輯于2023年，星期三2.OC門的結(jié)構(gòu)特點(diǎn)圖3.3.363.6OC門（OpenCollectorGate）第六十九頁，共一百四十六頁，編輯于2023年，星期三3.6OC門（OpenCollectorGate）第七十頁，共一百四十六頁，編輯于2023年，星期三

若利用OC門實(shí)現(xiàn)線與功能，則將幾個(gè)OC門的輸出并聯(lián)起來用一個(gè)上拉電阻即可.圖3.3.383.線與的實(shí)現(xiàn)3.6OC門（OpenCollectorGate）第七十一頁，共一百四十六頁，編輯于2023年，星期三圖3.5.393.6OC門（OpenCollectorGate）第七十二頁，共一百四十六頁，編輯于2023年，星期三圖3.5.40輸出為高電平的情況VOHIOHIIH其中n－驅(qū)動(dòng)管的個(gè)數(shù)m－負(fù)載管輸入端的個(gè)數(shù)3.6OC門（OpenCollectorGate）4、外接負(fù)載電阻RL的計(jì)算驅(qū)動(dòng)管輸出為高電平第七十三頁，共一百四十六頁，編輯于2023年，星期三

驅(qū)動(dòng)管輸出為低電平圖3.5.41輸出為高電平的情況VOLIOLIIL其中：m－負(fù)載管短路電流的個(gè)數(shù)；IOL－OC門T5管導(dǎo)通時(shí)的電流；IIL－負(fù)載門每個(gè)輸入端的短路輸入電流3.6OC門（OpenCollectorGate）4、外接負(fù)載電阻RL的計(jì)算第七十四頁，共一百四十六頁，編輯于2023年，星期三4.OC門的應(yīng)用實(shí)現(xiàn)與或非邏輯－線與圖3.5.38電平轉(zhuǎn)換由于OC門的高電平可以通過外加電源改變，故它可作為電平轉(zhuǎn)換電路。3.6OC門（OpenCollectorGate）第七十五頁，共一百四十六頁，編輯于2023年，星期三例:選定合適的RL阻值。已知G1、G2為OC門，輸出管IOH＝200μA，IOLmax＝16mA。G3、G4和G5均為74系列與非門，它們的IIL＝1mA，IIH＝40μA。，要求OC門的高電平VOH≥3.0V，低電平VOL≤0.4V.解：當(dāng)輸出為高電平時(shí)第七十六頁，共一百四十六頁，編輯于2023年，星期三當(dāng)輸出為高電平時(shí)第七十七頁，共一百四十六頁，編輯于2023年，星期三例2:輸出VOH＝3.6V，VOL＝0.3V。電壓表滿量程為50V，內(nèi)阻為20KΩ/V，輸入信號A、B、C的取值（如表一)，求開關(guān)S斷開和閉合時(shí)V1和V2的值。第七十八頁，共一百四十六頁，編輯于2023年，星期三則當(dāng)S斷開時(shí)，相當(dāng)此端加高電平，T2、T5導(dǎo)通，將T1的基極電位鉗位在2.1V，故V1＝2.1-0.7=1.4V；當(dāng)S閉合時(shí)，若此端輸入為低電平，則相應(yīng)的be結(jié)導(dǎo)通，將T1的基極電位鉗位在0.3+0.7=1V，故V1＝1-0.7=0.3V；此端輸入為高電平則與S斷開相同解：對于門G2的輸入端可以用圖2.3.37所示電路來等效第七十九頁，共一百四十六頁，編輯于2023年，星期三故對應(yīng)的輸入輸出如表二第八十頁，共一百四十六頁，編輯于2023年，星期三3.7三態(tài)TTL與非門（TSL－ThreeStateLogicGate）三態(tài)門特點(diǎn)是除了輸出高、低電平兩個(gè)狀態(tài)外，還有第三種狀態(tài)，即高阻狀態(tài)。輸入級多了一個(gè)使能端EN和一個(gè)二極管D。圖3.5.461.電路結(jié)構(gòu)第八十一頁，共一百四十六頁，編輯于2023年，星期三圖3.5.47圖3.5.462.工作原理（1）當(dāng)EN＝0時(shí)，P＝1，D截止，與非門為正常工作狀態(tài)，即（2）當(dāng)EN＝1時(shí)，P＝0，D導(dǎo)通，T4截止；而P＝0使得T1導(dǎo)通，T2、T5截止，與非門為高阻態(tài)，即Y＝Z3.7三態(tài)TTL與非門第八十二頁，共一百四十六頁，編輯于2023年，星期三控制端為高電平有效的三態(tài)門（1）當(dāng)EN＝1時(shí)，P＝1，D截止，與非門為正常工作狀態(tài)，即Y＝（AB）（2）當(dāng)EN＝0時(shí)，P＝0，D導(dǎo)通，T4截止；而P＝0使得T1導(dǎo)通，T2、T5截止，與非門為高阻態(tài)，即Y＝Z3.7三態(tài)TTL與非門第八十三頁，共一百四十六頁，編輯于2023年，星期三3.三態(tài)門的用途圖3.5.51總線結(jié)構(gòu)圖3.5.50數(shù)據(jù)的雙向傳輸

TTL三態(tài)門除了電平轉(zhuǎn)換，也可以構(gòu)成數(shù)據(jù)的雙向傳輸和總線結(jié)構(gòu)3.7三態(tài)TTL與非門第八十四頁，共一百四十六頁，編輯于2023年，星期三電路如圖所示，試用表格方式列出各門電路的名稱、輸出邏輯式及當(dāng)ABCD＝1001時(shí)各輸出邏輯函數(shù)的取值。練習(xí)：第八十五頁，共一百四十六頁，編輯于2023年，星期三第八十六頁，共一百四十六頁，編輯于2023年，星期三3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理

TTL邏輯器件分成54系列和74系列兩大類,54系列和74系列按工作速度和功耗可分成下面4個(gè)系列：(a)標(biāo)準(zhǔn)通用系列：國產(chǎn)型號為CT54/74系列，與國際上SN54/74系列相當(dāng).國產(chǎn)型號為CT54H/74H系列，與國際上SN54H/74H系列相當(dāng)(b)高速系列：第八十七頁，共一百四十六頁，編輯于2023年，星期三(c)肖特基系列：國產(chǎn)型號為CT54S/74S系列，與國際上SN54S/74S系列相當(dāng)(d)低功耗肖特基系列：國產(chǎn)型號為CT54LS/74LS系列，與國際上SN54LS/74LS系列相當(dāng)3.3.2TTL反相器的電路結(jié)構(gòu)和工作原理第八十八頁，共一百四十六頁，編輯于2023年，星期三3.8TTL電路的改進(jìn)系列門電路的綜合性能指標(biāo)－dp積：將傳輸延遲時(shí)間tpd和功耗P的乘積稱為dp積，即對于門電路，dp值越小越好，說明門電路速度快，功耗低。第八十九頁，共一百四十六頁，編輯于2023年，星期三圖3.5.52一、高速系列74H/54H（High-SpeedTTL）a.是輸出級采用達(dá)林頓結(jié)構(gòu)（減小輸出電阻Ro）所有的電阻阻值降低了將近一倍電路如圖3.5.52所示標(biāo)準(zhǔn)74系列3.8TTL電路的改進(jìn)系列第九十頁，共一百四十六頁，編輯于2023年，星期三二、肖特基系列74S/54S（SchottkyTTL）圖3.5.54

a.在74S系列的門電路中采用抗飽和三極管（或稱為肖特基三極管）。是由普通的雙極型三極管和勢壘二極管（SBD－SchottkyBarrierDiode)組合而成。1.電路結(jié)構(gòu)的改進(jìn)3.8TTL電路的改進(jìn)系列第九十一頁，共一百四十六頁，編輯于2023年，星期三b.用有源泄放電路縮短了電路的傳輸延遲時(shí)間；圖3.5.54圖3.5.55c.減小電阻值，功耗增加；由于T5為淺飽和，故低電平升高。3.8TTL電路的改進(jìn)系列第九十二頁，共一百四十六頁，編輯于2023年，星期三三、低功耗肖特基系列74LS/54LS（Low-PowerSchottkyTTL）3.8TTL電路的改進(jìn)系列1.電路結(jié)構(gòu)的改進(jìn)：a.仍然采用抗飽和三極管和有源泄放電路；b.用肖特基二極管SBD代替多發(fā)射極三極管；c.增加了D3和D4兩個(gè)SBD管子,加快管子的開關(guān)速度。d.大幅度提高電路中各個(gè)電阻的阻值，另將R5接地改為接到輸出端。2.74LS系列的優(yōu)點(diǎn)傳輸延遲時(shí)間短,功耗降低第九十三頁，共一百四十六頁，編輯于2023年，星期三3.8TTL電路的改進(jìn)系列1.74AS系列（AdvancedSchottkyTTL）：2.74ALS系列（AdvancedLow-PowerSchottkyTTL）為了降低延遲－功率積（dp積），采用較高阻值電阻，縮小器件的尺寸，在電路也做了局部的改進(jìn)。其dp積是74系列門電路中最小的一種。電路和74LS系列相似，但采用低阻值電阻，故傳輸延遲時(shí)間較短，工作速度提高。但功耗要74LS系列的大些。四、74AS和74ALS系列注：在不同系列的TTL器件中，只要器件型號的后幾位數(shù)碼相同，則其邏輯功能、外形尺寸、引腳排列就完全相同。第九十四頁，共一百四十六頁，編輯于2023年，星期三第九十五頁，共一百四十六頁，編輯于2023年，星期三3.9CMOS門電路

CMOS邏輯門電路是在TTL器件之后，出現(xiàn)的應(yīng)用比較廣泛的數(shù)字邏輯器件，在功耗、抗干擾、帶負(fù)載能力上優(yōu)于TTl邏輯門，所以超大規(guī)模器件幾乎都采用CMOS門電路，如存儲(chǔ)器ROM、可編程邏輯器件PLD等國產(chǎn)的CMOS器件有CC4000(國際CD4000/MC4000)、高速54HC/74HC系列（國際MC54HC/74HC),此外還有兼容型的74HCT和74BCT系列（BiCMOS）第九十六頁，共一百四十六頁，編輯于2023年，星期三一、MOS管的類型和符號a.增強(qiáng)型NMOS3.9.1MOS管(絕緣柵）的開關(guān)特性b.增強(qiáng)型PMOS第九十七頁，共一百四十六頁，編輯于2023年，星期三3.9.1MOS管(絕緣柵）的開關(guān)特性圖3.3.2NMOS管共源極接法電路及其輸出特性第九十八頁，共一百四十六頁，編輯于2023年，星期三(a)(b)3.9.1MOS管(絕緣柵）的開關(guān)特性開啟電壓當(dāng)vGS<VGS(th)，管子截止，iD=0,ROFF>109ΩVGS>VGS

(th)

時(shí),管子導(dǎo)通，iD∝V2GS，RON<1kΩ第九十九頁，共一百四十六頁，編輯于2023年，星期三3.9.1MOS管(絕緣柵）的開關(guān)特性當(dāng)vGS>VGS(th)，管子截止，iD=0VGS<VGS

(th)

時(shí),管子導(dǎo)通，iD∝V2GS第一百頁，共一百四十六頁，編輯于2023年，星期三3.9.2CMOS反相器的電路結(jié)構(gòu)和工作原理一、CMOS反相器的電路結(jié)構(gòu)及工作原理其中T1為P溝道增強(qiáng)型MOS管，T2為N溝道增強(qiáng)型MOS管.它們構(gòu)成互補(bǔ)對稱電路1.結(jié)構(gòu)：第一百零一頁，共一百四十六頁，編輯于2023年，星期三3.9.2CMOS反相器的電路結(jié)構(gòu)和工作原理|VGS（th）P|

＝VGS（th）NVDD>|VGS（th)P|+VGS(th)N，2.工作原理當(dāng)vI＝VIL＝0為低電平時(shí)第一百零二頁，共一百四十六頁，編輯于2023年，星期三3.9.2CMOS反相器的電路結(jié)構(gòu)和工作原理當(dāng)vI＝VIH＝VDD為高電平時(shí)第一百零三頁，共一百四十六頁，編輯于2023年，星期三特點(diǎn)

1.無論vI是高電平還是低電平，T1和T2管總是一個(gè)導(dǎo)通一個(gè)截止的工作狀態(tài)，稱為互補(bǔ)，這種電路結(jié)構(gòu)CMOS電路；2.由于無論輸入為低電平還是高電平，T1和T2總是有一個(gè)截止的，其截止電阻很高，故流過T1和T2的靜態(tài)電流很小，故其靜態(tài)功耗很小。3.9.2CMOS反相器的電路結(jié)構(gòu)和工作原理第一百零四頁，共一百四十六頁，編輯于2023年，星期三AB段：輸入低電平CD段：輸入高電平圖3.3.11CMOS反相器的電壓傳輸特性二、電壓傳輸特性和電流傳輸特性1.電壓傳輸特性3.9.2CMOS反相器的電路結(jié)構(gòu)和工作原理第一百零五頁，共一百四十六頁，編輯于2023年，星期三BC段：圖3.3.11CMOS反相器的電壓傳輸特性T1、T2同時(shí)導(dǎo)通，若T1、T2參數(shù)完全相同，則第一百零六頁，共一百四十六頁，編輯于2023年，星期三2.電流傳輸特性圖3.3.12CMOS反相器的電流傳輸特性AB段：輸入低電平輸出漏極電流近似為零電流傳輸特性是反相器的漏極電流隨輸入電壓變化曲線。CD段：輸入高電平3.3.2CMOS反相器的電路結(jié)構(gòu)和工作原理第一百零七頁，共一百四十六頁，編輯于2023年，星期三BC段：圖3.3.12CMOS反相器的電流傳輸特性T1、T2同時(shí)導(dǎo)通，有電流iD同時(shí)通過，且在vI＝VDD/2附近處，漏極電流最大。3.9.2CMOS反相器的電路結(jié)構(gòu)和工作原理第一百零八頁，共一百四十六頁，編輯于2023年，星期三3.9.2CMOS反相器的電路結(jié)構(gòu)和工作原理圖3.3.14VDD對電壓傳輸特性的影響結(jié)論：可以通過提高VDD來提高噪聲容限三、輸入端噪聲容限圖3.3.13CMOS反相器輸入噪聲容限示意圖第一百零九頁，共一百四十六頁，編輯于2023年，星期三3.9.3CMOS反相器的靜態(tài)輸入和輸出特性一、輸入特性輸入特性是從CMOS反相器輸入端看其輸入電壓與電流的關(guān)系。由于MOS管的柵極和襯底之間存在SiO2為介質(zhì)的輸入電容，而絕緣介質(zhì)又很薄，非常容易被擊穿，所以對由MOS管所組成的CMOS電路，必須采取保護(hù)措施。第一百一十頁，共一百四十六頁，編輯于2023年，星期三0≤vI≤VDD，輸入端保護(hù)電路不起作用。當(dāng)vI>VDD+VF時(shí)，D1導(dǎo)通，將柵極電位vG鉗位在VDD+VF，而當(dāng)vI<-VF時(shí)，D2導(dǎo)通，將柵極電位vG鉗位在－VF圖3.3.15CMOS反相器的兩種常用保護(hù)電路3.9.3CMOS反相器的靜態(tài)輸入和輸出特性第一百一十一頁，共一百四十六頁，編輯于2023年，星期三3.9.3CMOS反相器的靜態(tài)輸入和輸出特性圖3.3.16CMOS反相器的輸入特性D1、D2截止D1或D2導(dǎo)通D1或D2導(dǎo)通第一百一十二頁，共一百四十六頁，編輯于2023年，星期三二、輸出特性1.低電平輸出特性在輸入為高電平，即vI＝VIH＝VDD時(shí)，此時(shí)T1截止，T2導(dǎo)通，電流從負(fù)載注入T2，輸出電壓VOL隨電流增加而提高。圖3.3.17輸出為低電平時(shí)的電路3.9.3CMOS反相器的靜態(tài)輸入和輸出特性第一百一十三頁，共一百四十六頁，編輯于2023年，星期三3.9.3CMOS反相器的靜態(tài)輸入和輸出特性實(shí)際上是T2管漏極電流iD和漏源電壓vDS之間的關(guān)系第一百一十四頁，共一百四十六頁，編輯于2023年，星期三3.9.3CMOS反相器的靜態(tài)輸入和輸出特性2.高電平輸出特性圖3.3.18輸出為高電平時(shí)的電路電流的實(shí)際方向與所設(shè)方向相反在輸入為低電平，即vI＝VIL＝0時(shí)，此時(shí)T1導(dǎo)通，T2截止，電流從T1管流出到負(fù)載，輸出電壓VOH＝VDD－IOHRON1隨電流增加而下降。第一百一十五頁，共一百四十六頁，編輯于2023年，星期三3.9.3CMOS反相器的靜態(tài)輸入和輸出特性圖3.3.19輸出為高電平時(shí)的輸出特性高電平輸出特性也和管子的輸出特性有關(guān)，而且vGS越負(fù)，電壓下降的越少第一百一十六頁，共一百四十六頁，編輯于2023年，星期三3.9.4CMOS反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間tPHL和tPLHCMOS電路tPHL＝tPLH第一百一十七頁，共一百四十六頁，編輯于2023年，星期三二、交流噪聲容限3.9.4CMOS反相器的動(dòng)態(tài)特性圖3.3.20交流噪聲容限在不同VDD時(shí)交流噪聲容限與噪聲電壓作用時(shí)間的關(guān)系它反映CMOS反相器的動(dòng)態(tài)抗干擾能力。其中tw

是脈沖寬度。VNA=f（tw）第一百一十八頁，共一百四十六頁，編輯于2023年，星期三三、動(dòng)態(tài)功耗3.9.4CMOS反相器的動(dòng)態(tài)特性電容充放電的功耗為第一百一十九頁，共一百四十六頁，編輯于2023年，星期三兩個(gè)管子同時(shí)導(dǎo)通時(shí)的功耗PT為3.9.4CMOS反相器的動(dòng)態(tài)特性第一百二十頁，共一百四十六頁，編輯于2023年，星期三總的動(dòng)態(tài)功耗為3.9.4CMOS反相器的動(dòng)態(tài)特性CMOS反相器的總功耗靜態(tài)功耗和動(dòng)態(tài)功耗之和，即第一百二十一頁，共一百四十六頁，編輯于2023年，星期三3.9.5其他類型的CMOS邏輯門1.CMOS與非門T1、T3為兩個(gè)串聯(lián)的PMOS，T2、T4為兩個(gè)并聯(lián)的NMOS圖3.3.21CMOS與非門一、其他邏輯功能的CMOS門電路第一百二十二頁，共一百四十六頁，編輯于2023年，星期三T1、T3為兩個(gè)并聯(lián)的PMOS，T2、T4為兩個(gè)串聯(lián)的NMOS2.或非門：3.9.5其他類型的CMOS邏輯門圖3.3.22CMOS或非門第一百二十三頁，共一百四十六頁，編輯于2023年，星期三3.帶緩沖級的CMOS門電路3.9.5其他類型的CMOS邏輯門上面電路存在的問題：①輸出電阻RO受輸入狀態(tài)的影響；第一百二十四頁，共一百四十六頁，編輯于2023年，星期三②輸出的高低電平受輸入端數(shù)目的影響3.9.5其他類型的CMOS邏輯門輸入端數(shù)目愈多，低電平VOL越高；輸出高電平VOH也提高③輸入狀態(tài)不同對電壓傳輸特性有影響，使T2、T4達(dá)到開啟電壓時(shí)，輸入電壓vI不同第一百二十五頁，共一百四十六頁，編輯于2023年，星期三

改進(jìn)電路均采用帶緩沖級的結(jié)構(gòu)，如圖3.3.23為帶緩沖級的CMOS與非門電路3.9.5其他類型的CMOS邏輯門圖3.3.23帶緩沖級的與非門第一百二十六頁，共一百四十六頁，編輯于2023年，星期三二、漏極開路輸出的門電路（OD門）3.9.5其他類型的CMOS邏輯門圖3.3.24OD輸出與非門74HC03電路結(jié)構(gòu)圖OD門1.結(jié)構(gòu)和符號第一百二十七頁，共一百四十六頁，編輯于2023年，星期三3.9.5其他類型的CMOS邏輯門圖3.3.2５OD門的邏輯符號2.工作原理在使用OD門時(shí)，一定要將輸出端通過電阻（叫做上拉電阻）接到電源上。第一百二十八頁，共一百四十六頁，編輯于2023年，星期三3.9.5其他類型的CMOS邏輯門電平轉(zhuǎn)換第一百二十九頁，共一百四十六頁，編輯于2023年，星期三圖3.3.27線與邏輯電路的接法3.9.5其他類型的CMOS邏輯門第一百三十頁，共一百四十六頁，編輯于2023年，星期三4.上拉電阻RL的計(jì)算3.9.5其他類型的CMOS邏輯門①OD門輸出為高電平第一百三十一頁，共一百四十六頁，編輯于2023年，星期三②OD門輸出為低電平3.9.5其他類型的CMOS邏輯門OD門輸出低電平最大值第一百三十二頁，共一百四十六頁，編輯于2023年，星期三三、CMOS傳輸門3.9.5其他類型的CMOS邏輯門T1為NMOS管，T2為PMOS管，C和C為互補(bǔ)控制信號圖3.3.33CMOS傳輸