微機原理 第四章 存儲器

微機原理第四章存儲器第一頁，共五十一頁，編輯于2023年，星期二4-24.1現(xiàn)代高檔微機系統(tǒng)的存儲器

體系結(jié)構(gòu)4.1.1分級存儲器結(jié)構(gòu)4.1.2虛擬存儲器結(jié)構(gòu)第二頁，共五十一頁，編輯于2023年，星期二4-34.1現(xiàn)代高檔微機系統(tǒng)的存儲器體系結(jié)構(gòu)4.1.1分級存儲器結(jié)構(gòu)分級存儲器結(jié)構(gòu)示意圖CPU內(nèi)部寄存器高速緩沖存儲器(Cache)內(nèi)存儲器外存儲器容量增速度、位價格減高速緩存的引入，把慢速的內(nèi)存當高速內(nèi)存來使用。4.1.2虛擬存儲器結(jié)構(gòu)

虛擬存儲器技術(shù)是在內(nèi)存與外存之間引入相應(yīng)的硬件和軟件，把大容量的外存當大容量的內(nèi)存來使用。第三頁，共五十一頁，編輯于2023年，星期二4-44.2半導(dǎo)體存儲器的分類與選用原則半導(dǎo)體存儲器的分類存儲器芯片的選用原則第四頁，共五十一頁，編輯于2023年，星期二4-54.2.1半導(dǎo)體存儲器的分類4.2半導(dǎo)體存儲器的分類與選用原則?ROM的類型?RAM的類型掩模ROMPROM

EPROM

E2PROMFlashROMSRAM

DRAMIRAMNVRAM半導(dǎo)體存儲器從功能和應(yīng)用角度主要有兩大類:第五頁，共五十一頁，編輯于2023年，星期二4-6FlashROM的特點:4.2.1半導(dǎo)體存儲器的分類兼具有EEPROM、SRAM和DRAM的優(yōu)點：■速度高、密度大；非易失；■內(nèi)含命令、狀態(tài)寄存器，可在線編程；■可整片/按扇區(qū)/按頁面/按字節(jié)擦寫；■有數(shù)據(jù)保護、保密能力。FlashROM應(yīng)用：■主板、顯卡BIOS■移動存儲器■MP3播放器■數(shù)碼相機、攝像機存儲卡

■嵌入式、便攜式系統(tǒng)電子盤第六頁，共五十一頁，編輯于2023年，星期二4-74.2.2存儲器芯片的選用原則4.2半導(dǎo)體存儲器的分類與選用原則1.ROM與RAM的選用2.ROM類型的選用3.RAM類型的選用4.芯片型號的選用掩模ROMPROMEPROM

E2PROMFlashROMSRAMDRAM內(nèi)存條4個層面第七頁，共五十一頁，編輯于2023年，星期二4-84.3存儲器芯片和存儲條的接口特性——設(shè)計/擴展存儲器系統(tǒng)的基礎(chǔ)4.3.1各類存儲芯片的接口共性4.3.2DRAM的接口特殊性4.3.3DRAM存儲條及其接口特性

了解存儲芯片的接口特性,實質(zhì)上就是要了解它有哪些與CPU總線相關(guān)的信號線，以及這些信號線相互間的定時關(guān)系；在此基礎(chǔ)上,進而弄清楚這些信號線與CPU的三大總線應(yīng)如何連接。

第八頁，共五十一頁，編輯于2023年，星期二4-94.3.1各類存儲芯片的接口共性1.各類存儲器芯片的通用引腳從與CPU接口的特性看，各類存儲器芯片除電源線和地線外，一般都有以下四類外部引腳信號線：4.3存儲器芯片和存儲條的接口特性

用于選擇存儲器存儲單元用于向存儲器芯片寫入或從存儲器芯片讀出數(shù)據(jù)用于選擇存儲器芯片用于控制存儲器芯片中數(shù)據(jù)的讀出或?qū)懭氪鎯ζ餍酒耐ㄓ靡_A0A1AnD0D1Dm地址線

OEWE數(shù)據(jù)線讀允許片選寫允許

CS第九頁，共五十一頁，編輯于2023年，星期二4-102.與CPU的連接特性不匹配4.3.1各類存儲芯片的接口共性4類接口信號線（電源線除外）數(shù)據(jù)線地址線片選線讀/寫控制線直連直連地址譯碼器DB

低位

高位AB匹配直連等待產(chǎn)生電路CB相應(yīng)線CPU關(guān)鍵：高低位AB如何劃分根據(jù)譯碼方式的不同，可有三種常用片選控制方法：1、線選法2、全譯碼法3、局部譯碼法第十頁，共五十一頁，編輯于2023年，星期二4-114.3.2DRAM的接口特殊性

動態(tài)刷新

地址線二路復(fù)用2.DRAM接口的特殊性

●DRAM芯片集成度高，存儲容量大，為節(jié)省外部引腳，其地址輸入一般采用兩路復(fù)用鎖存方式1.DRAM在原理和結(jié)構(gòu)上與SRAM有很大不同：

●DRAM是靠電荷存儲器件（或電容）存儲信息，由于電容存在漏電現(xiàn)象，不停電也會導(dǎo)致信息丟失。4.3存儲器芯片與CPU的接口特性第十一頁，共五十一頁，編輯于2023年，星期二4-124.3.3.DRAM存儲條及其接口特性1.DRAM存儲條4.3存儲器芯片與CPU的接口特性微機系統(tǒng)中使用的內(nèi)存都是將多片DRAM芯片塑封在一個長條型印刷電路板上的DRAM內(nèi)存條，以便于減小體積、擴充容量和更換模塊。內(nèi)存條有以下三種結(jié)構(gòu):

SIMM（SingleIn-LineMemoryModule）

DIMM（DualIn-LineMemoryModule）

RIMM（RambusIn--LineMemoryModule）第十二頁，共五十一頁，編輯于2023年，星期二4-132.DRAM存儲條實物樣例3.各類內(nèi)存條接口特性及安裝規(guī)則4.3.3.DRAM存儲條及其接口特性(a)168線256MBSDRAM內(nèi)存條(b)184線256MBDDRSDRAM內(nèi)存條第十三頁，共五十一頁，編輯于2023年，星期二4-144.4內(nèi)存儲器系統(tǒng)的構(gòu)成原理——用存儲器芯片構(gòu)成存儲器系統(tǒng)存儲器結(jié)構(gòu)的確定

——單體？多體？存儲器芯片的選配存儲器接口的設(shè)計

——關(guān)鍵三項任務(wù)：第十四頁，共五十一頁，編輯于2023年，星期二4-154.4.1存儲器結(jié)構(gòu)的確定

在微機系統(tǒng)中，為能支持多種數(shù)據(jù)寬度操作，存儲器一般都按字節(jié)編址，以字節(jié)為單位構(gòu)成。所以：對8位微機，用單體結(jié)構(gòu)對16位微機，用雙體結(jié)構(gòu)對32位微機，用4體結(jié)構(gòu)

……第十五頁，共五十一頁，編輯于2023年，星期二4-161.雙體存儲器結(jié)構(gòu)示例（80286存儲器）A0~A23BHE80286D0~D15地址鎖存器4.4.1存儲器結(jié)構(gòu)的確定A1~A23A0BHE地址總線D0~D7D8~D15數(shù)據(jù)總線偶數(shù)存儲體奇數(shù)存儲體FFFFFEFFFFFC

000002000000000003000001

FFFFFDFFFFFF第十六頁，共五十一頁，編輯于2023年，星期二4-172.8體存儲器結(jié)構(gòu)示例（Pentium存儲器）PentiumA3~A31D0~D63地址鎖存器存儲體0存儲體1存儲體2存儲體7數(shù)據(jù)收/發(fā)驅(qū)動器A3~A31D0~D7D16~D23D56~D63D8~D15D0~D63BE7BE2BE1BE04.4.1存儲器結(jié)構(gòu)的確定第十七頁，共五十一頁，編輯于2023年，星期二4-184.4.2存儲器芯片的選配位擴展字擴展字位擴展存儲器芯片的選配包括芯片的選擇和組配兩方面。其中，存儲器芯片的組配又包括：第十八頁，共五十一頁，編輯于2023年，星期二4-194.4.2存儲器芯片的選配通過位擴展，滿足（8位）字長要求。地址總線A0A91K×1位76543210DDDD7D6D5DDDD4D3D2D1D0DDA0A9CSWE數(shù)據(jù)總線?地址、片選、讀/寫控制線并連?數(shù)據(jù)線分連等效的1K×8位芯片位擴展字擴展字位擴展

例如，用1K×1位芯片組成1KB存儲器的位擴展設(shè)計如下：第十九頁，共五十一頁，編輯于2023年，星期二4-20位擴展字擴展字位擴展4.4.2存儲器芯片的選配通過字擴展，滿足字數(shù)（地址單元數(shù)）要求。例如，用1K×8位的芯片（或芯片組）構(gòu)成的4KB存儲器的字擴展設(shè)計如下：CSY0Y1Y2Y3譯碼器

WED0～7810A0～9A10A114K×8位芯片D0～7WE

A0～9

CS

1K×8位(3#)D0～7WE

A0～9

CS

1K×8位(2#)D0～7WE

A0～9

CS

1K×8位(1#)D0～7WE

A0～9

CS

1K×8位(0#)字擴展方法：

?地址線、數(shù)據(jù)線、讀/寫等控制線并連

?片選線分連第二十頁，共五十一頁，編輯于2023年，星期二4-21位擴展字擴展字位擴展4.4.2存儲器芯片的選配

當存儲芯片的字長和存儲單元數(shù)均不能滿足存儲器系統(tǒng)的要求時，就需要進行字位全擴展。包括兩方面設(shè)計：

位擴展設(shè)計

字擴展設(shè)計第二十一頁，共五十一頁，編輯于2023年，星期二4-22實際上就是要解決存儲器同CPU三大總線的正確連接與時序匹配問題。而重點又是在地址分配的基礎(chǔ)上實現(xiàn)地址譯碼。1.存儲器片選控制方法2.存儲器接口設(shè)計舉例4.4.3存儲器接口設(shè)計第二十二頁，共五十一頁，編輯于2023年，星期二4-23?線選法?局部

譯碼法?全局

譯碼法低位地址線直接接片內(nèi)地址，將余下的高位地址線分別作為芯片的片選信號。1.存儲器片選控制方法A0～A10

2KB(0)11A0～A10A11A0～A10

2KB(1)A0～A10

2KB(3)A0～A10

2KB(2)A12A13A14CSCSCSCSA15用于片選的地址線(A14～A11)在每次尋址時只能有一位有效，不允許同時有多位有效，因此，存儲空間的利用率低。4.4.3存儲器接口設(shè)計第二十三頁，共五十一頁，編輯于2023年，星期二4-24譯碼器A0～A10

2KB(0)11A0～A10A0～A10

2KB(1)A0～A10

2KB(7)A11～A15中任三根CSCSCS部分高端地址線未參與譯碼，也存在地址重疊和地址不連續(xù)問題，一般在線選法不夠用，而又不需要全部地址空間時使用，以簡化譯碼電路。對余下高位地址總線中的一部分進行譯碼，譯碼輸出作為各存儲器芯片的片選控制信號。?線選法?局部

譯碼法?全局

譯碼法1.存儲器片選控制方法4.4.3存儲器接口設(shè)計第二十四頁，共五十一頁，編輯于2023年，星期二4-25

與前兩種譯碼方法相比，存儲空間利用率最高且譯出的地址連續(xù)，不存在地址重疊問題，但譯碼電路最復(fù)雜。對余下高位地址總線全部譯碼，譯碼輸出作為各存儲器芯片的片選控制信號。?線選法?局部

譯碼法?全局

譯碼法無論是局部譯碼還是全譯碼，譯碼方案既可采用門電路譯碼、譯碼器芯片譯碼，還可采用PROM芯片譯碼等。1.存儲器片選控制方法4.4.3存儲器接口設(shè)計譯碼器A0～A12

8KB(0)13A0～A12A0～A12

8KB(1)A0～A12

8KB(3)A13～A15CSCSCSY0Y1Y3Y4～Y7第二十五頁，共五十一頁，編輯于2023年，星期二4-262.存儲器接口設(shè)計舉例例4.1試用2732EPROM芯片為某8位微機系統(tǒng)(地址總線寬度為20位)構(gòu)建一個32KB的程序存儲器，要求存儲器地址范圍為F8000H至FFFFFH。分析：2732為4K×8位的EPROM芯片。此例不必進行位擴展，但要進行字擴展,即用8片2732芯片將存儲器字數(shù)擴展到32K個。

∴關(guān)鍵是在地址分配的基礎(chǔ)上確定譯碼方案4.4.3存儲器接口設(shè)計第二十六頁，共五十一頁，編輯于2023年，星期二4-27解：（1）根據(jù)要求列出存儲器地址分配表容量分配芯片地址范圍容量分配芯片地址范圍4KB2732-1F8000～F8FFFH4KB2732-5FC000～FCFFFH4KB2732-2F9000～F9FFFH4KB2732-6FD000～FDFFFH4KB2732-3FA000～FAFFFH4KB2732-7FE000～FEFFFH4KB2732-4FB000～FBFFFH4KB2732-8FF000～FFFFFH4.4.3存儲器接口設(shè)計第二十七頁，共五十一頁，編輯于2023年，星期二4-28外譯碼(選片)譯碼允許譯碼輸入內(nèi)譯碼(選單元)A19A18A17A16A15A14A13A12ROM(1)ROM(2)ROM(3)ROM(4)000～FFFA11A10A9A8A7A6A5A4A3A2A1A0ROM(5)ROM(6)ROM(7)ROM(8)000～FFF000～FFF000～FFF000～FFF000～FFF000～FFF000～FFF(全0到全1)0000010100111001011101111111111111111111111111111111111111111111（2）根據(jù)要求列出存儲器地址分配表4.4.3存儲器接口設(shè)計第二十八頁，共五十一頁，編輯于2023年，星期二4-29(3)確定譯碼電路片選譯碼電路1A12A13A14A15A16A17A18A191KΩ+5VCBG2AG1AY0Y1Y2Y3Y4Y5Y6Y7F8000～F8FFFHF8000～F8FFFHFA000～FAFFFHFB000～FBFFFHFC000～FCFFFHFD000～FDFFFHFE000～FEFFFHFF000～FFFFFH74LS138&G2BIO/M4.4.3存儲器接口設(shè)計第二十九頁，共五十一頁，編輯于2023年，星期二4-30(4)存儲器電路1A12A13A14A16A15WAITIO/MA17A18A191kΩY0Y1Y2Y3Y4Y5Y6Y7ABCG2AG2BG174LS138+5VA0～A11273232K×8bitD0～D7CSCSOECSRDCSCSCSCSCS&4.4.3存儲器接口設(shè)計第三十頁，共五十一頁，編輯于2023年，星期二4-31

解：該例SRAM芯片字長不足8位,需用2個芯片為一組進行位擴展后，再進行字擴展。芯片組位分配地址范圍A19A18A17A16A15A14A13

A12

～

A00#、2#

10010000000～1FFFH90000～91FFFH1#、3#

10010010000～1FFFH92000～93FFFH

例4.2試用8K×4位的SRAM芯片為某8088微機系統(tǒng)構(gòu)成一個16KB的RAM存儲器，RAM的起始地址為90000H。(1)列出各芯片組的地址范圍和存儲器地址位分配4.4.3存儲器接口設(shè)計第三十一頁，共五十一頁，編輯于2023年，星期二4-32（2）用門電路譯碼來產(chǎn)生2個芯片組的片選信號。字位擴展設(shè)計如下：

用8K×4位芯片構(gòu)成的16KB存儲器

A0～A12CS

D0～D3WE8K×4位(1#)

A0～A12CS

D0～D3WE8K×4位(2#)

A0～A12

CS

D0～D3WE8K×4位(0#)&WRD4～D7413A0～A12A19A18A17A16A15A14

A0～A12CS

D0～D3WE

8K×4位(3#)D0～D34≥1≥1A13M/IO4.4.3存儲器接口設(shè)計第三十二頁，共五十一頁，編輯于2023年，星期二4-33

例4.3試用16K×8位的SRAM芯片為某8086微機系統(tǒng)設(shè)計一個256KB的RAM存儲器系統(tǒng)，RAM的起始地址為00000H

。偶數(shù)存儲體

奇數(shù)存儲體芯片A19A18A17A16A15A14～

A1A0芯片A19A18A17A16A15A14～

A1A00000000000～FFFFH00000000000～FFFFH11000010000～FFFFH01000010000～FFFFH12000100000～FFFFH02000100000～FFFFFFFFH03000110000～FFFFFFFFH04001000000～FFFFFFFFH05001010000～FFFFH16001100000～FFFFH06001100000～FFFFFFFFH07001110000～FFFFH1解：此例要采用雙體結(jié)構(gòu)。這時，兩個存儲體中各存儲芯片的地址位分配如下表所示。4.4.3存儲器接口設(shè)計第三十三頁，共五十一頁，編輯于2023年，星期二4-34譯碼方案選擇：※獨立的地址譯碼※統(tǒng)一的地址譯碼各存儲體使用相同的讀/寫控制信號，而用字節(jié)選擇信號（A0和BHE）作譯碼器的使能控制信號。用字節(jié)選擇信號（A0和BHE）與CPU的讀/寫信號組合產(chǎn)生各存儲體的讀/寫信號。4.4.3存儲器接口設(shè)計第三十四頁，共五十一頁，編輯于2023年，星期二4-354.4.3存儲器接口設(shè)計奇數(shù)存儲體CSD0～D7D8～D15A1～A14A18A19A15A16A17M/IOBHE

BLE（A0）A0～A13A0～A1316K×816K×8偶數(shù)存儲體128K×8128K×8RD8814D0～D7D0～D7CSCSCSCSCSCSCSWEOEWEOECSWRG2AG2BG2AG2BY0Y7Y0Y7≥1ABCG1ABCG1用16K×8位的SRAM芯片實現(xiàn)的8086存儲器第三十五頁，共五十一頁，編輯于2023年，星期二4-364.5高速緩存器（Cache)基本原理4.5.1高速緩沖存儲器結(jié)構(gòu)

4.5.2高速緩存器與內(nèi)存的映像方式

4.5.3高速緩存器的讀/寫過程

4.5.4分級Cache結(jié)構(gòu)與平均訪存周期的估算Cache是為了把由DRAM組成的大容量內(nèi)存儲器都看作是高速存儲器而設(shè)置的小容量局部存儲器,一般由高速SRAM構(gòu)成。

Cache的有效性是利用了程序?qū)Υ鎯ζ鞯脑L問在時間上和空間上所具有的局部區(qū)域性。第三十六頁，共五十一頁，編輯于2023年，星期二4-374.5.1高速緩沖存儲器結(jié)構(gòu)

動畫演示第三十七頁，共五十一頁，編輯于2023年，星期二4-384.5.2高速緩存器與內(nèi)存的映像方式

高速緩存中各頁所存的位置與主存中相應(yīng)頁的映像關(guān)系，決定于對高速緩存的管理策略。從原理上，可以把映像關(guān)系分為三種方式：全關(guān)聯(lián)方式直接映射方式分組關(guān)聯(lián)方式第三十八頁，共五十一頁，編輯于2023年，星期二4-391.全關(guān)聯(lián)方式4.5.2高速緩存器與內(nèi)存的映像方式

Cache和內(nèi)存均分為若干個字節(jié)數(shù)相同的頁。內(nèi)存中的任一頁都可被調(diào)入Cache的任一頁中，所調(diào)入頁的頁號需全部存入地址索引機構(gòu)中。尋址時,需將尋址地址同索引機構(gòu)中的全部標記地址(頁號)進行比較。2.直接映射方式

Cache中全部單元被劃分成大小固定的頁；內(nèi)存則被劃分成段,段再被劃分成與Cache大小相同的頁。Cache中的各頁只接收內(nèi)存中相同頁號的內(nèi)容,地址索引機構(gòu)中存放的標記地址是內(nèi)存的段號。尋址操作時只需比較段號，無需比較頁號,大大減少了地址比較次數(shù)。

3.分組關(guān)聯(lián)方式這種方式是前兩種方式的折中：Cache和內(nèi)存都分為對應(yīng)的若干組；然后,組內(nèi)直接映射，組間全關(guān)聯(lián)映射。第三十九頁，共五十一頁，編輯于2023年，星期二4-404.5.3高速緩存器的讀/寫過程

1.Cache的讀過程

CPU將主存地址送往主存、啟動主存讀的同時，也將主存地址送往Cache，并將主存地址高位部分同存放在地址映象機構(gòu)內(nèi)部的地址標記相比較：

●若CPU要訪問的地址單元在Cache中(命中)，CPU只讀Cache，不訪問主存；●若不在(未命中)，這時就需要從主存中訪問,同時把與本次訪問相鄰近的一頁內(nèi)容復(fù)制到Cache中，并在地址映象機構(gòu)中進行標記。

第四十頁，共五十一頁，編輯于2023年，星期二4-412.Cache的寫過程4.5.3高速緩存器的讀/寫過程Cache的寫操作與讀操作有很大的不同，這是因為在具有Cache的系統(tǒng)中，同一個數(shù)據(jù)有兩個拷貝，一個在主存，一個在Cache中。因此，當對Cache的寫操作命中時，就會出現(xiàn)如何使Cache與主存內(nèi)容保持一致的問題。針對這一情況，通常有如下幾種解決方法:通寫(Write-Through)法改進通寫(ImprovedWrite-Through)法回寫(Write-Back)法第四十一頁，共五十一頁，編輯于2023年，星期二4-42(1)通寫(Write-Through)法4.5.3高速緩存器的讀/寫過程通寫法改進通寫法回寫法

每次寫入Cache時，同時也寫入主存，使主存與Cache相關(guān)頁內(nèi)容始終保持一致。Cache的寫過程

◆優(yōu)點：簡單，能保持主存與Cache副本的一致性，Cache中任意頁的內(nèi)容都可被隨時置換，決不會造成數(shù)據(jù)丟失的錯誤；◆缺點：每次Cache寫插入慢速的訪主存操作，影響工作速度。第四十二頁，共五十一頁，編輯于2023年，星期二4-43(2)改進通寫法4.5.3高速緩存器的讀/寫過程通寫法改進通寫法回寫法

如果對Cache寫入的后面緊接著進行的是讀操作，那么在主存寫入完成前即讓CPU開始下一個操作，這樣就不至于造成時間上的浪費；如果前后兩個操作都是對Cache的寫，或者雖然是讀，但對Cache的尋址沒有命中時，仍需在CPU寫主存時插入等待周期。Cache的寫過程這種方法與通寫法比，有利于改善系統(tǒng)性能。第四十三頁，共五十一頁，編輯于2023年，星期二4-44(3)回寫法4.5.3高速緩存器的讀/寫過程通寫法改進通寫法回寫法每次只是暫時將數(shù)據(jù)寫入Cache，并用標志將該頁加以注明。當Cache中任一頁數(shù)據(jù)被置換時，只要在它存在期間發(fā)生過對它的寫操作,那么在該頁被覆蓋之前必須將其內(nèi)容寫回到對應(yīng)主存位置中去；如果該頁內(nèi)容沒有被改寫,則其內(nèi)容可以直接淘汰，不需回寫。Cache的寫過程這種方法的速度比通寫法快,但結(jié)構(gòu)要復(fù)雜的多,而且主存中的頁未經(jīng)隨時修改，可能失效。第四十四頁，共五十一頁，編輯于2023年，星期二4-454.5.4分級Cache結(jié)構(gòu)與平均訪存周期的估算為了最大限度地提高Cache的命中率，目前高檔微機系統(tǒng)中普遍不僅采用了一級Cache,而且增設(shè)了二級Cache，從而構(gòu)成一種分級Cache結(jié)構(gòu)。

在有兩級Cache的系統(tǒng)中，CPU對內(nèi)存的平均訪問周期T大體可按下式估算：

T=T1×H1+T2×(1-H1)×H2+TM(1-H1)(1-H2)式中：T1、T2和TM分別為一級Cache、二級Cache和內(nèi)存的存取周期，H1和H2分別為一級Cache和二級Cache的命中率。第四十五頁，共五十一頁，編輯于2023年，星期二4-464.6虛擬存儲器基本原理1.段頁式管理思想2.虛擬地址向物理地址的轉(zhuǎn)換4.Pentium使用4MB頁面時的地址定位3.頁部件中的TLB結(jié)構(gòu)及原理第四十六頁，共五十一頁，編輯于2023年，星期二4-471、段頁式管理思想虛擬地址空間是二維的，而線性地址空間和物理地址空間都是一維的。4.6虛擬存儲器基本原理80486/Pentium存儲器分段分頁機制示意圖段選擇符：偏移量虛擬地址150310分段機制線性地址分頁機制310310物理地址01CR0的PG位1,分頁0,不分頁第四十七頁，共五十一頁，編輯于2023年，星期二4-482.虛擬地址向物理地址的轉(zhuǎn)換全局或局部段描述符表段選擇符TIRPL段內(nèi)偏移量1364位段描述符基址32位段基址+????????????（邏輯地址）線性地址頁目錄索引頁表項索引頁內(nèi)偏移量頁目錄表頁目錄項全局或局部描述符表寄存器10CR332位×210=4KB頁表??????頁表項1032位×210=4KB物理地址2級頁表機構(gòu)3112121102031222112110[共214×232=246=64TB]32位……153210310:動畫演示4.6虛擬存儲器基本原理第四十八頁，共五十一頁，編輯于2023年，星期二4-493.頁部件中的TLB結(jié)構(gòu)及原理4.6虛擬存儲