組合邏輯電路的特點

組合邏輯電路的特點第一頁，共七十二頁，編輯于2023年，星期三4.1概述一.組合邏輯電路的特點:

根據(jù)邏輯功能的不同,數(shù)字電路分為兩大類:一類是組合邏輯電路,另一類是時序邏輯電路。在組合電路中,任意時刻的輸出僅取決于該時刻的輸入，與電路的原始狀態(tài)無關(guān)。在時序電路中,任意時刻的輸出不僅取決于該時刻的輸入，而且與該時刻之前電路的狀態(tài)有關(guān)。二.邏輯功能的描述:

可以用邏輯圖、函數(shù)表達式或真值表的形式來表示邏輯功能。第二頁，共七十二頁，編輯于2023年，星期三4.2門級組合邏輯電路的分析和設(shè)計

邏輯電路的分析就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。

4.2.1分析方法

分析步驟：

寫出邏輯表達式→化簡和變換邏輯表達式→列出真值表→確定功能。第三頁，共七十二頁，編輯于2023年，星期三例1分析如圖4.1所示組合邏輯電路的功能。

（2）化簡（3）真值表如表3.1所示圖4.1例1的邏輯電路解：（1）表達式第四頁，共七十二頁，編輯于2023年，星期三

表4.1例1的真值表

ABCY

00000101001110010111011100010111第五頁，共七十二頁，編輯于2023年，星期三例2分析如圖4.2所示組合邏輯電路的功能。解：圖4.2例2的邏輯電路功能：輸入兩個或者兩個以上的1(或0),輸出

Y為1(或0),可作為多數(shù)表決電路使用。第六頁，共七十二頁，編輯于2023年，星期三

(1)寫出如下邏輯表達式第七頁，共七十二頁，編輯于2023年，星期三（2）化簡（3）確定邏輯功能:從邏輯表達式可以看出，電路具有“異或”功能。第八頁，共七十二頁，編輯于2023年，星期三4.2.2設(shè)計方法

①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。②滿足速度要求，應(yīng)使級數(shù)盡量少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。設(shè)計時主要考慮的問題：第九頁，共七十二頁，編輯于2023年，星期三

④根據(jù)邏輯函數(shù)表達式及選用的邏輯器件畫出邏輯電路圖。組合邏輯電路設(shè)計步驟

①邏輯抽象。確定輸入、輸出變量；0、1兩種狀態(tài)分別對輸入、輸出變量進行邏輯賦值，再根據(jù)輸出與輸入的邏輯關(guān)系列出真值表。

②選擇器件類型。根據(jù)要求和器件功能決定。例如，當(dāng)選用MSI器件設(shè)計電路時，對于多輸出函數(shù)來說，選用譯碼器方便，而對單輸出函數(shù)來說，則選用數(shù)據(jù)選擇器方便。

③根據(jù)真值表和選用邏輯器件的類型，寫出相應(yīng)的邏輯函數(shù)表達式。當(dāng)采用SSI集成門設(shè)計時，應(yīng)將邏輯函數(shù)表達式化簡，并變換為與門電路相對應(yīng)的最簡式。第十頁，共七十二頁，編輯于2023年，星期三列出真值表→寫出邏輯表達式→邏輯化簡和變換→畫出邏輯圖

組合邏輯電路可以采用小規(guī)模集成電路實現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲器、可編程邏輯器件來實現(xiàn)。歸納：組合邏輯電路的設(shè)計步驟第十一頁，共七十二頁，編輯于2023年，星期三解：（1）輸入變量Ａ、Ｂ、Ｃ分別表示三個班學(xué)生是否上自習(xí),1表示上自習(xí),０表示不上自習(xí)；輸出變量Ｙ、Ｇ分別表示大教室、小教室的燈是否亮,１表示亮,０表示滅.例3有三個班學(xué)生上自習(xí)，大教室能容納兩個班學(xué)生，小教室能容納一個班學(xué)生。設(shè)計兩個教室是否開燈的邏輯控制電路，要求如下：

(1)一個班學(xué)生上自習(xí)，開小教室的燈。

(2)兩個班上自習(xí)，開大教室的燈。

(3)三個班上自習(xí)，兩教室均開燈。第十二頁，共七十二頁，編輯于2023年，星期三（2）列真值表：如表4.3所示。表4.3真值表

ABC

YG

000001010011100101110111

0001011001101011第十三頁，共七十二頁，編輯于2023年，星期三（3）寫表達式并化簡:（4）畫邏輯圖:與或邏輯表達式畫出邏輯圖；再畫出用與非門實現(xiàn)的邏輯圖。第十四頁，共七十二頁，編輯于2023年，星期三圖4.3例3的邏輯圖

(a)直接實現(xiàn)；(b)用與非門實現(xiàn)第十五頁，共七十二頁，編輯于2023年，星期三4.3編碼器和譯碼器4.3.1編碼器

編碼：將特定含義的輸入信號（文字、數(shù)字、符號）轉(zhuǎn)換成二進制代碼的過程。編碼器：實現(xiàn)編碼操作的數(shù)字電路。編碼器分類：按編碼方式不同，分普通編碼器和優(yōu)先編碼器;

按照輸出代碼的不同，分二進制編碼器和非二進制編碼器。

1.二進制編碼器

輸入信號的個數(shù)N與輸出變量的位數(shù)n滿足Ｎ＝２n

要求輸入的N個信號是互相排斥的，稱為Ｎ線——n線編碼器（如４/２線編碼器）第十六頁，共七十二頁，編輯于2023年，星期三（２）列編碼表：Ii

Y1Y0I0I1I2I3

00011011

例5設(shè)計一個4線—2線的編碼器。解：（１）確定輸入、輸出變量個數(shù):由題意知輸入為四個信息，輸出為Y0、Y1第十七頁，共七十二頁，編輯于2023年，星期三

（４）畫編碼器電路如圖4.4所示。圖4.44線—2線編碼器（３）化簡：

第十八頁，共七十二頁，編輯于2023年，星期三

2.非二進制編碼器(如二—十進制編碼器)

二—十進制編碼器是指用四位二進制代碼表示一位十進制數(shù)的編碼電路（１0線—４線編碼器）。

同學(xué)自己設(shè)計（列真值表，寫表達式，畫邏輯圖）各輸出邏輯函數(shù)式為:

最常見是8421BCD碼編碼器，輸入信號I0～I9代表0～9共10個十進制信號，輸出信號Y0～Y3為相應(yīng)二進制代碼。

第十九頁，共七十二頁，編輯于2023年，星期三

3.優(yōu)先編碼器

優(yōu)先編碼器是當(dāng)多個輸入端同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼。

解：（１）根據(jù)題意知，同一時間電話室只能處理一部電話，假如用A、B、C分別代表火警、急救、工作三種電話，設(shè)電話鈴響用1表示，鈴沒響用0表示。當(dāng)優(yōu)先級別高的信號有效時，低級別的則不起作用，這時用×表示；用Y1,Y2表示輸出編碼。例5：電話室有三種電話，按由高到低優(yōu)先級排序依次是火警電話，急救電話，工作電話，要求電話編碼依次為00、01、10。設(shè)計電話編碼控制電路。第二十頁，共七十二頁，編輯于2023年，星期三

（２）列真值表:真值表如下所示。

表4.3例5的真值表輸入輸出

ABC

Y1Y21××01×001

000110（３）寫邏輯表達式第二十一頁，共七十二頁，編輯于2023年，星期三（４）畫優(yōu)先編碼器邏輯圖如圖4.5所示。圖4.5例5的優(yōu)先編碼邏輯圖第二十二頁，共七十二頁，編輯于2023年，星期三優(yōu)先編碼器74LS148的擴展

用74LS148優(yōu)先編碼器可以多級連接進行擴展功能,如用兩塊74LS148可以擴展成為一個16線4線優(yōu)先編碼器,如圖4.6所示。圖4.616線—4線優(yōu)先編碼器第二十三頁，共七十二頁，編輯于2023年，星期三

根據(jù)圖3.6進行分析可以看出,高位片S1=0允許對輸入I8

～I15編碼，YS1=1，S2=1，則高位片編碼，低位片禁止編碼。但若I8～I15都是高電平，即均無編碼請求，則YS1=0允許低位片對輸入I0～I7編碼。顯然，高位片的編碼級別優(yōu)先于低位片。優(yōu)先編碼器74LS148的應(yīng)用舉例計算機鍵盤，其內(nèi)部就是一個字符編碼器。它將鍵盤上的大、小寫英文字母和數(shù)字及符號還包括一些功能鍵（回車、空格）等編成一系列的七位二進制數(shù)碼，送到計算機的中央處理單CPU，然后再進行處理、存儲、輸出到顯示器或打印機上。第二十四頁，共七十二頁，編輯于2023年，星期三4.3.2譯碼器

譯碼是編碼的逆過程，即將每一組輸入二進制代碼“翻譯”成為一個特定的輸出信號。實現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。譯碼器分為變量譯碼器和顯示譯碼器。變量譯碼器有二進制譯碼器和非二進制譯器。顯示譯碼器按顯示材料分為熒光、發(fā)光二極管譯碼器、液晶顯示譯碼器;按顯示內(nèi)容分為文字、數(shù)字、符號譯碼器。第二十五頁，共七十二頁，編輯于2023年，星期三

1.二進制譯碼器（變量譯碼器）常用的有：TTL系列中的54/74HC138、54/74LS138；CMOS系列中的54/74HC138、54/74HCT138等。圖3.7所示為74LS138的符號圖、管腳圖，其邏輯功能表如表4.4所示。圖4.774LS138符號圖和管腳圖

(a)符號圖;(b)管腳圖第二十六頁，共七十二頁，編輯于2023年，星期三表4.474LS138譯碼器功能表

輸入

輸出E1E2B+E2AA2A1A0×10×1010101010101010××××××00000101001110010111011111111111111111111111111011111101111110111111011111101111110111111011111101111111第二十七頁，共七十二頁，編輯于2023年，星期三2.非二進制譯碼器

如二-十進制譯碼器。常用型號有:TTL系列的54/7442、54/74LS42和CMOS系列中54/74HC42、54/74HCT42等。圖3.8所示為74LS42的符號圖和管腳圖。該譯碼器有A0～A3四個輸入端,Y0～Y9共10個輸出端,簡稱4線-10線譯碼器。74LS42的邏輯功能表如表4.5所示。

由功能表4.4可知，它能譯出三個輸入變量的全部狀態(tài)。該譯碼器設(shè)置了E1，E2A，E2B三個使能輸入端,當(dāng)E1為1且E2A和E2B均為0時,譯碼器處于工作狀態(tài)，否則譯碼器不工作。第二十八頁，共七十二頁，編輯于2023年，星期三圖4.874LS42二十進制譯碼器

(a)符號圖;（b）管腳圖

第二十九頁，共七十二頁，編輯于2023年，星期三表4.574LS42二--十進制譯碼器功能表

輸入

輸出

A3A2A1A0

0000000100100011010001010110011110001001

1111111110111111110111111110111111110111111110111111110111111110111111110111111110111111110111111111第三十頁，共七十二頁，編輯于2023年，星期三

由表4.5知，Y0輸出為Y0=

當(dāng)A3A2A1A0=0000時，輸出Y0=0。它對應(yīng)的十進制數(shù)為0。其余輸出依次類推。

顯示譯碼器常見的是數(shù)字顯示電路,它通常由譯碼器、驅(qū)動器和顯示器等部分組成。

1)顯示器件數(shù)碼顯示器按顯示方式有分段式、字形重疊式、點陣式。七段顯示器應(yīng)用最普遍。它有共陽極和共陰極兩種接法。共陽極接法(圖4.9(c))是各發(fā)光二極管陽極相接，對應(yīng)極接低電平時亮。圖4.9(b)所示為發(fā)光二極管的共陰極接法，共陰極接法是各發(fā)光二極管的陰極相接，對應(yīng)極接高電平時亮。4.3.3.BCD-七段顯示譯碼器第三十一頁，共七十二頁，編輯于2023年，星期三

圖4.9半導(dǎo)體顯示器

（a）管腳排列圖;(b)共陰極接線圖;(c)共陽級接線圖

第三十二頁，共七十二頁，編輯于2023年，星期三圖4.10七段數(shù)字顯示器發(fā)光段組合圖如圖4.11為顯示譯碼器74LS48的管腳排列圖，表4.7所示為74LS48的邏輯功能表，它有三個輔助控制端第三十三頁，共七十二頁，編輯于2023年，星期三圖4.1174LS48的符號圖和管腳排列圖

第三十四頁，共七十二頁，編輯于2023年，星期三表4.774LS48顯示譯碼器的功能表輸入輸出字型

A3A2A1A0

abcdefg11111111111×××××××××000000001100001111000011001100010101010111111111111011010111111110011111011111111011011010101000101010001110110011111011第三十五頁，共七十二頁，編輯于2023年，星期三

輸入

輸出字型

A3A2A1A0abcdefg111111×10×××××××0×111111×0×001111×0×110011×0×010101×0×111111001000100001001000001010000001010000001100010001001110001111110001第三十六頁，共七十二頁，編輯于2023年，星期三1.譯碼器實現(xiàn)函數(shù)例6用一個3線-8線譯碼器實現(xiàn)函數(shù)解如表4·8所示，當(dāng)E1接+5V,E2A和E2B接地時。得到對應(yīng)個輸入端的輸出Y：

譯碼器的應(yīng)用第三十七頁，共七十二頁，編輯于2023年，星期三將輸入變量A、B、C分別代替A2、A1、A0,則可到函數(shù):

可見，用3線-8線譯碼器再加上一個與非門就可實現(xiàn)函數(shù)Y，其邏輯圖如圖所示.第三十八頁，共七十二頁，編輯于2023年，星期三

例7:用兩片74LS138實現(xiàn)一個4線-16線譯碼器。解:利用譯碼器的使能端作為高位輸入端如圖4.13所示,當(dāng)A3=0時,低位片74LS138工作，對輸入A3、A2、A1、A0進行譯碼，還原出Y0～Y7,則高位禁止工作；當(dāng)A3=1時，高位片74LS138工作，還原出Y8～Y15，而低位片禁止工作。圖4.12例7的連接圖2.譯碼器的擴展第三十九頁，共七十二頁，編輯于2023年，星期三4.4.1多路選擇器

１.數(shù)據(jù)選擇器的功能：從多路輸入中選擇一路輸出。根據(jù)輸入端的個數(shù)分為四選一、八選一等等。其功能如圖3.13所示的單刀多擲開關(guān)。

圖3.13數(shù)據(jù)選擇器示意圖

數(shù)據(jù)選擇器由地址端、控制端、數(shù)據(jù)輸入端和使能信號端組成。4.4多路選擇器和多路分配器第四十頁，共七十二頁，編輯于2023年，星期三&≥111101D1D0D2D3Y四選一A1A0ED0D1D2D3(a)(b)Y

圖4.14四選一數(shù)據(jù)選擇器

(a)邏輯圖;(b)符號圖

A0A1E第四十一頁，共七十二頁，編輯于2023年，星期三

如圖4.14所示是四選一選擇器的邏輯圖和符號圖。其中,A1、A0為控制數(shù)據(jù)準(zhǔn)確傳送的地址輸入信號,D0～D3供選擇的電路并行輸入信號,為選通端或使能端，低電平有效。當(dāng)=1時，選擇器不工作，禁止數(shù)據(jù)輸入。=0時，選擇器正常工作允許數(shù)據(jù)選通。四選一數(shù)據(jù)選擇器輸出邏表達式功能表如表4.８所示。第四十二頁，共七十二頁，編輯于2023年，星期三表4.8四選一功能表

輸入輸出

EA1A2

Y

1××0000010100110D0D1D2D3常用芯片：四選一74ls153

第四十三頁，共七十二頁，編輯于2023年，星期三圖4.1574LS151數(shù)據(jù)選擇器

（a）符號圖;(b)管腳圖八選一數(shù)據(jù)選擇器74LS151第四十四頁，共七十二頁，編輯于2023年，星期三表4.９74LS151的功能表

01D0

D1

D2D3D4D5D6D7

1×××00000001001000110100010101100111WＷ

ＥA2A1A0

第四十五頁，共七十二頁，編輯于2023年，星期三

解：十六選一的數(shù)據(jù)選擇器的地址輸入端有四位，最高位A3的輸入可以由兩片八選一數(shù)據(jù)選擇器的使能端接非門來實現(xiàn)，低三位地址輸入端由兩片74LS151的地址輸入端相連而成，連接圖如圖3.１６所示。當(dāng)A3=0時,低位片4LS151工作,根據(jù)地址控制信號A3A2A1A0選擇數(shù)據(jù)D0～D7輸出；A3=1時,高位片工作,選擇D8～D15進行輸出。

2.數(shù)據(jù)選擇器的功能擴展例8用兩片74LS151連接成一個十六選一的數(shù)據(jù)選擇器第四十六頁，共七十二頁，編輯于2023年，星期三圖4.16例8的連接圖第四十七頁，共七十二頁，編輯于2023年，星期三

利用數(shù)據(jù)選擇器，當(dāng)使能端有效時，將地址輸入、數(shù)據(jù)輸入代替邏輯函數(shù)中的變量實現(xiàn)邏輯函數(shù)。

3.數(shù)據(jù)選擇器的應(yīng)用解把邏輯函數(shù)變換成最小項表達式：

例9試用八選一數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)第四十八頁，共七十二頁，編輯于2023年，星期三八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達式為

將式中A2、A1、A0用A、B、C來代替,

D0=D1=D3=D6=1,D2=D4=D5=D7=0，畫出該邏輯函數(shù)的邏輯圖，如圖4.17第四十九頁，共七十二頁，編輯于2023年，星期三

圖4.17例9的邏輯圖第五十頁，共七十二頁，編輯于2023年，星期三

例10用數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。

則有：

D0=D1=D2=D4=0D3=D5=D6=D7=1

解：三變量多數(shù)表決器在例1中已分析,其邏輯表達式為第五十一頁，共七十二頁，編輯于2023年，星期三

畫出邏輯圖如圖4.18所示圖4.18例10的邏輯圖第五十二頁，共七十二頁，編輯于2023年，星期三4.5.1加法器

1.半加器

半加器是只考慮兩個加數(shù)本身，而不考慮來自低位進位的邏輯電路。設(shè)計一位二進制半加器,輸入變量有兩個，分別為加數(shù)A和被加數(shù)B;輸出也有兩個，分別為和數(shù)S和進位C。圖4.19半加器

(a)邏輯圖；(b)邏輯符號

4.5加法器和比較器第五十三頁，共七十二頁，編輯于2023年，星期三2.全加器

全加器是完成兩個二進制數(shù)Ai和Bi及相鄰低位的進位Ci-1相加的邏輯電路。設(shè)計一個全加器，其中，Ａi

和Ｂi分別是被加數(shù)和加數(shù)，Ｃi-1為相鄰低位的進位，Ｓi為本位的和，Ｃi為本位的進位。全加器的真值表如表4.1０所示。第五十四頁，共七十二頁，編輯于2023年，星期三表4.1０全加器的真值表

輸入輸出

AiBiCi-1

SiCi

000001010011100101110111

0010100110010111第五十五頁，共七十二頁，編輯于2023年，星期三由真值表寫出邏輯表達式第五十六頁，共七十二頁，編輯于2023年，星期三

圖3.２０是全加器的邏輯圖和邏輯符號。CI是進位輸入端，CO是進位輸出端。圖4.２０全加器

（a）邏輯圖;（b）邏輯符號

第五十七頁，共七十二頁，編輯于2023年，星期三

多位數(shù)相加時，要考慮進位,進位的方式有串行進位和超前進位兩種?？梢圆捎萌悠鞑⑿邢嗉哟羞M位的方式來完成，圖4.21是四位串行進位加法器。圖4.21四位串行進位加法器3.多位加法器第五十八頁，共七十二頁，編輯于2023年，星期三4.5.2數(shù)值比較器1.

定義及功能

數(shù)字比較器就是對兩個位數(shù)相同的二進制數(shù)A、B進行比較，其結(jié)果有A＞B、A＜B和A＝B三種可能性。

設(shè)計比較兩個一位二進制數(shù)A和B大小的數(shù)字電路，輸入變量是兩個比較數(shù)Ａ和Ｂ,輸出變量YA＞B、YA＜B、YA＝B分別表示A＞B、A＜B和A＝B三種比較結(jié)果，其真值表如表4.11所示。第五十九頁，共七十二頁，編輯于2023年，星期三表4.11一位數(shù)字比較器的真值表輸入輸出

AB

YA>BYA<BYA=B

00011011

000010100001

根據(jù)真值表寫出邏輯表達式：

YA＞B=A

YA＜B=BYA=B=AB+=

由邏輯表達式畫出邏輯圖如圖4.22所示。第六十頁，共七十二頁，編輯于2023年，星期三圖4.22一位數(shù)據(jù)比較器第六十一頁，共七十二頁，編輯于2023年，星期三2.集成數(shù)字比較器

(1).集成數(shù)字比較器74LS85

集成數(shù)字比較器74LS85是四位數(shù)字比較器,其管腳排列圖如圖4.23所示。圖4.2374LS85管腳排列圖第六十二頁，共七十二頁，編輯于2023年，星期三

A、B為數(shù)據(jù)輸入端；三個級聯(lián)輸入端IA＜B、IA＞B、IA＝B，表示低四位比較的結(jié)果輸入；輸出端：FA＜B、FA＞B、FA＝B，其功能表如表3.1２所示。從表中可以看出，若比較兩個四位二進制數(shù)A（A3A2A1A0）和B（B3B2B1B0）的大小,從最高位開始進行比較，如果A3>B3，則A一定大于B;反之,若A3<B3，則一定有A小于B；若A3＝B3，則比較次高位A2和B2,依此類推直到比較到最低位，若各位均相等，則A=B。第六十三頁，共七十二頁，編輯于2023年，星期三表4.1２四位數(shù)字比較器功能表輸入輸出

A3B3A2B2A1B1A0B0IA＞BIA＜BIA＝B

FA＞BFA＜BFA＝B

A3＞B3××××××100A3＜B3××××××010A3=B3A2＞B2×××××100A3=B3A2＜B2×××××010A3=B3A2＝B2A1＞B1××××100A3=B3A2＝B2A1＜B1××××010A3=B3A2＝B2A1=B1A0＞B0×××100A3=B3A2＝B2A1=B1A0＜B0×××