第5章、門電路和組合邏輯電路

用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路通稱為門電路。基本邏輯門電路與門、或門、非門常用門電路與門、或門、非門與非門、或非門、與或非門、異或、同或在電子電路中，用高、低電平分別表示1和0兩種邏輯狀態(tài)。5.1概述1本文檔共185頁；當(dāng)前第1頁；編輯于星期二\18點(diǎn)0分正邏輯與負(fù)邏輯正邏輯：用高電平表示邏輯1，用低電平表示邏輯0負(fù)邏輯：用低電平表示邏輯1，用高電平表示邏輯0正負(fù)邏輯之間存在著簡單的對(duì)偶關(guān)系，例如正邏輯與門等同于負(fù)邏輯或門等。（1表示條件滿足、結(jié)果發(fā)生）ABY000010100111ABY111101011000正與門負(fù)或門VAVBVY0V0V0V0V3V0V3V0V0V3V3V3V用正邏輯用負(fù)邏輯2本文檔共185頁；當(dāng)前第2頁；編輯于星期二\18點(diǎn)0分在數(shù)字系統(tǒng)的邏輯設(shè)計(jì)中，若采用NPN晶體管和NMOS管,電源電壓是正值，一般采用正邏輯。若采用的是PNP管和PMOS管，電源電壓為負(fù)值，則采用負(fù)邏輯比較方便。今后除非特別說明，一律采用正邏輯。邏輯電平

高電平VH：大于給定電平值的電壓范圍（2V～5V）

輸入高電平VIH

輸出高電平VOH低電平VL：小于給定電平值的電壓范圍（0V～0.8V）

輸入低電平VIL

輸出低電平VOL3本文檔共185頁；當(dāng)前第3頁；編輯于星期二\18點(diǎn)0分

高電平和低電平都是對(duì)應(yīng)的一段電壓范圍，因此在數(shù)字電路中，對(duì)電子元件、器件參數(shù)精度的要求及其電源的穩(wěn)定度的要求比模擬電路要低。正邏輯015V2V0.8V0V負(fù)邏輯015V2V0.8V0V4本文檔共185頁；當(dāng)前第4頁；編輯于星期二\18點(diǎn)0分VI控制開關(guān)S的通、斷。S斷開，VO為高電平；S接通，VO為低電平。用來獲得高、低輸出電平的基本開關(guān)電路：缺點(diǎn)：功耗比較大。S接通，輸出為VOL時(shí)，功耗

改進(jìn)：采用互補(bǔ)開關(guān)電路。VI同時(shí)控制開關(guān)S的通、斷。S2斷開,S1接通,

VO為高電平;S1斷開,

S2接通,VO為低電平。

靜態(tài)功耗≈0互補(bǔ)開關(guān)電路在數(shù)字集成電路中廣泛應(yīng)用5本文檔共185頁；當(dāng)前第5頁；編輯于星期二\18點(diǎn)0分VISVIS理想開關(guān)：開關(guān)閉合時(shí)：R=0V=0開關(guān)斷開時(shí)：R=∞

I=0開關(guān)時(shí)間：Δt=0

實(shí)際使用的開關(guān)為晶體二極管、三極管以及場(chǎng)效應(yīng)管等電子器件。

6本文檔共185頁；當(dāng)前第6頁；編輯于星期二\18點(diǎn)0分§5.2半導(dǎo)體二極管和三極管的開關(guān)作用5.2.1半導(dǎo)體二極管的開關(guān)作用二極管的單向?qū)щ娦裕赐饧诱螂妷簳r(shí)二極管導(dǎo)通，外加反向電壓時(shí)二極管截止?！喈?dāng)于一個(gè)受外加電壓極性控制的開關(guān)。7本文檔共185頁；當(dāng)前第7頁；編輯于星期二\18點(diǎn)0分§5.2半導(dǎo)體二極管和三極管的開關(guān)特性5.2.1半導(dǎo)體二極管的開關(guān)作用二極管的單向?qū)щ娦?，即外加正向電壓時(shí)二極管導(dǎo)通，外加反向電壓時(shí)二極管截止?！喈?dāng)于一個(gè)受外加電壓極性控制的開關(guān)。8本文檔共185頁；當(dāng)前第8頁；編輯于星期二\18點(diǎn)0分RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCC1、放大狀態(tài)發(fā)射結(jié)正偏，集電結(jié)反偏。5.2.2晶體管的開關(guān)作用9本文檔共185頁；當(dāng)前第9頁；編輯于星期二\18點(diǎn)0分RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1靜態(tài)工作點(diǎn)Q上升，上升到Q1時(shí)，晶體管進(jìn)入飽和狀態(tài)。晶體管失去了電流放大作用。2、飽和狀態(tài)5.2.2半導(dǎo)體三極管的開關(guān)特性10本文檔共185頁；當(dāng)前第10頁；編輯于星期二\18點(diǎn)0分RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ12、飽和狀態(tài)集電結(jié)正向偏置5.2.2半導(dǎo)體三極管的開關(guān)特性11本文檔共185頁；當(dāng)前第11頁；編輯于星期二\18點(diǎn)0分RBEBRCTIBIC＋－UCE+UCC飽和狀態(tài)的特征：晶體管飽和狀態(tài)的開關(guān)作用：當(dāng)晶體管飽和時(shí)，UCE(sat)≈0，發(fā)射極與集電極之間如同一個(gè)開關(guān)接通，其間電阻很小。5.2.2半導(dǎo)體三極管的開關(guān)特性12本文檔共185頁；當(dāng)前第12頁；編輯于星期二\18點(diǎn)0分RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1靜態(tài)工作點(diǎn)Q下降，下降到Q2時(shí)，晶體管進(jìn)入截止?fàn)顟B(tài)。3、截止?fàn)顟B(tài)Q25.2.2半導(dǎo)體三極管的開關(guān)特性13本文檔共185頁；當(dāng)前第13頁；編輯于星期二\18點(diǎn)0分RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1Q2晶體管截止?fàn)顟B(tài)的開關(guān)作用：當(dāng)晶體管截止時(shí)，IC≈0，發(fā)射極與集電極之間如同一個(gè)開關(guān)斷開，其間電阻很大。5.2.2半導(dǎo)體三極管的開關(guān)特性14本文檔共185頁；當(dāng)前第14頁；編輯于星期二\18點(diǎn)0分R1R2AF+uccuAtuFt+ucc0.3V三極管的開關(guān)特性：5.2.2半導(dǎo)體三極管的開關(guān)特性15本文檔共185頁；當(dāng)前第15頁；編輯于星期二\18點(diǎn)0分總結(jié)：數(shù)字電路就是利用晶體管的開關(guān)作用進(jìn)行工作的。晶體管時(shí)而從截止躍變到飽和，時(shí)而從飽和躍變到截止；不是工作在飽和狀態(tài)，就是工作在截止?fàn)顟B(tài)，只是在飽和和截止兩種工作狀態(tài)轉(zhuǎn)換的瞬間才經(jīng)過放大狀態(tài)。5.2.2半導(dǎo)體三極管的開關(guān)特性16本文檔共185頁；當(dāng)前第16頁；編輯于星期二\18點(diǎn)0分目前，采用MOS管的邏輯集成電路主要有三類：以N溝道增強(qiáng)型管構(gòu)成的NMOS電路，以P溝道增強(qiáng)型管構(gòu)成的PMOS電路以及用PMOS和NMOS兩種管子構(gòu)成互補(bǔ)的CMOS電路。5.3.3MOS管的基本開關(guān)電路NMOS反相器17本文檔共185頁；當(dāng)前第17頁；編輯于星期二\18點(diǎn)0分設(shè)：VDD=12V，VGS(th)=2V，VIL=0V，VIH=12VNMOS反相器當(dāng)Vi=ViL=0V時(shí)，VGS=ViL<VGS(th)，MOS管截止，iD=0，輸出VO=VDD=VOH當(dāng)Vi=ViH=12V時(shí)，VGS=ViH>VGS(th)，MOS管導(dǎo)通，合理選擇VDD和RD，輸出VO=VOL為得到足夠低的VOL，要求RD很大。在實(shí)際電路中，常用另一個(gè)MOS管來做負(fù)載。18本文檔共185頁；當(dāng)前第18頁；編輯于星期二\18點(diǎn)0分§5.3基本邏輯門電路在電子電路中，邏輯門電路是由半導(dǎo)體二極管或三極管實(shí)現(xiàn)的，在邏輯門電路中，有分立元件電路，也有集成門電路。19本文檔共185頁；當(dāng)前第19頁；編輯于星期二\18點(diǎn)0分5.3.1分立元件門電路0V3VYABVCC=+5VD13kΩRD2&ABY=A·BVAVBVY0V0V0V3V3V0V3V3VABY00011011電壓功能表真值表0.7V0.7V0.7V3.7V00011.二極管與門20本文檔共185頁；當(dāng)前第20頁；編輯于星期二\18點(diǎn)0分2.二極管或門0V3VABYDD12R3kΩABY=A+B≥1電壓功能表VAVBVY0V0V0V3V3V0V3V3V真值表ABY000110110V2.3V2.3V2.3V011121本文檔共185頁；當(dāng)前第21頁；編輯于星期二\18點(diǎn)0分3三極管非門+Vcc+-T123cbeRcRbViIBICVO電壓功能表VIVO0V5V5V0.3V真值表AY0110AY=A1符號(hào)22本文檔共185頁；當(dāng)前第22頁；編輯于星期二\18點(diǎn)0分4.分立元件復(fù)合門電路工作原理：（1）當(dāng)A、B、C全接高電平5V時(shí)，二極管D1～D3都截止，而D4、D5和T導(dǎo)通，且T為飽和導(dǎo)通，VL=0.3V，即輸出低電平。（2）A、B、C中只要有一個(gè)為低電平0.3V時(shí)，則VP≈1V，從而使D4、D5和T都截止，VL=VCC=5V，即輸出高電平。所以該電路滿足與非邏輯關(guān)系，即：23本文檔共185頁；當(dāng)前第23頁；編輯于星期二\18點(diǎn)0分R1R2Y+12V晶體管“非”門“或非”門全“0”出“1”有“1”出“0”“或非”門圖形符號(hào)A≥1BY二極管或門YD1D2AB0V或非門電路24本文檔共185頁；當(dāng)前第24頁；編輯于星期二\18點(diǎn)0分分離元件門電路缺點(diǎn)1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。25本文檔共185頁；當(dāng)前第25頁；編輯于星期二\18點(diǎn)0分?jǐn)?shù)字集成電路：在一塊半導(dǎo)體基片上制作出一個(gè)完整的邏輯電路所需要的全部元件和連線。使用時(shí)接：電源、輸入和輸出。數(shù)字集成電路具有體積小、可靠性高、速度快、而且價(jià)格便宜的特點(diǎn)。TTL型電路：輸入端和輸出端都采用了三極管結(jié)構(gòu)，稱之為:三極管--三極管邏輯電路（Transistor—

Transistor

Logic），簡稱為TTL電路。5.3.2TTL集成門電路

按照集成度的高低，將集成電路分為以下幾類：小規(guī)模集成電路：100個(gè)以下(元件和連線）(SmallScaleIntegration:SSI)

中規(guī)模集成電路：幾百個(gè)（MediumScaleIntegration:MSI)大規(guī)模集成電路：幾千個(gè)（LargeScaleIntegration:LSI

)超大規(guī)模集成電路：一萬個(gè)以上（VeryLargeScaleIntegration

VLSI

）

26本文檔共185頁；當(dāng)前第26頁；編輯于星期二\18點(diǎn)0分1、TTL“與非”門電路多發(fā)射極晶體管二極管“與”門A＆BYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V27本文檔共185頁；當(dāng)前第27頁；編輯于星期二\18點(diǎn)0分1、任一輸入為低電平“0”（0.3V）時(shí)“0”不足以讓T2、T5導(dǎo)通發(fā)射結(jié)正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三個(gè)PN結(jié)導(dǎo)通需2.1V1、TTL“與非”門電路28本文檔共185頁；當(dāng)前第28頁；編輯于星期二\18點(diǎn)0分+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCuo1、任一輸入為低電平“0”（0.3V）時(shí)“0”1Vuo=5-uR2-ube3-ube43.4V——高電平“1”！1、TTL“與非”門電路29本文檔共185頁；當(dāng)前第29頁；編輯于星期二\18點(diǎn)0分“1”高電位“1”全反偏1V2、輸入全為高電平“1”（3.4V）時(shí)+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全導(dǎo)通1、TTL“與非”門電路30本文檔共185頁；當(dāng)前第30頁；編輯于星期二\18點(diǎn)0分“1”全反偏1V2、輸入全為高電平“1”（3.4V）時(shí)+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全導(dǎo)通飽和VY=0.3V——低電平“0”高電位“1”1、TTL“與非”門電路31本文檔共185頁；當(dāng)前第31頁；編輯于星期二\18點(diǎn)0分TTL與非門電路&ABY符號(hào)：C32本文檔共185頁；當(dāng)前第32頁；編輯于星期二\18點(diǎn)0分1）電壓傳輸特性2、TTL“與非”門電路的特性電壓傳輸特性是指與非門的輸出電壓與輸入電壓之間的對(duì)應(yīng)關(guān)系，即，它反映了電路的靜態(tài)特性。圖(a)是電壓傳輸特性的實(shí)驗(yàn)電路，圖(b)給出了TTL與非門的電壓傳輸特性曲線。(b)特性曲線(a)實(shí)驗(yàn)電路33本文檔共185頁；當(dāng)前第33頁；編輯于星期二\18點(diǎn)0分⑴AB段:當(dāng)Vi<0.7v時(shí)，Vb2<0.7v，T2和T5管截止，T4導(dǎo)通，輸出為高電平VoH=Vcc－Vd2－Vbe43.6v，故AB段稱為截止區(qū)R3R2R1Vcc=+5v(Vo)123123D212313R4130ΩA(VI)T1T5T4T24kΩYVC2Ve21.6kΩ1kΩ0.9V0.2V5V0.2V⑵BC段:當(dāng)0.7<Vi<1.3v時(shí)，T2管的發(fā)射極電阻R3直接接地，故T2管開始導(dǎo)通并處于放大狀態(tài)，所以Vc2和Vo隨Vi的增高而線性地降低。但T5管仍截止。故BC段稱為線性區(qū)。ABCVOVI01233211.4V0.7V5V0.7V2.1V1.4V1.0V1.4V34本文檔共185頁；當(dāng)前第34頁；編輯于星期二\18點(diǎn)0分⑶CD段:當(dāng)1.3v<Vi<1.4v時(shí)，Vb1=2.1v，使T2和T5管均趨于飽和導(dǎo)通，T4管截止，所以Vo急劇下降為低電平，Vo=VoL=0.1v，故稱CD段為轉(zhuǎn)折區(qū)。R3R2R1Vcc=+5v(Vo)123123D212313R4130ΩA(VI)T1T5T4T24kΩYVC2Ve21.6kΩ1kΩ>1.4V2.1V1.4V0.7V1VDE⑷DE段:Vi大于1.4v以后，Vb1被箝位在2.1v，T2和T5管均飽和，Vo=Vces5=0.1v,故DE段稱為飽和區(qū)。AVOVI0123321BC35本文檔共185頁；當(dāng)前第35頁；編輯于星期二\18點(diǎn)0分（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值VOL（max）=0.4V。（3）關(guān)門電平電壓VOFF——是指輸出電壓下降到VOH（min）時(shí)對(duì)應(yīng)的輸入電壓。即輸入低電壓的最大值。在產(chǎn)品手冊(cè)中常稱為輸入低電平電壓，用VIL（max）表示。規(guī)定VIL（max）=0.8V。（4）開門電平電壓VON——是指輸出電壓下降到VOL（max）時(shí)對(duì)應(yīng)的輸入電壓。即輸入高電壓的最小值。在產(chǎn)品手冊(cè)中常稱為輸入高電平電壓，用VIH（min）表示。規(guī)定VIH（min）=2V。幾個(gè)重要參數(shù)36本文檔共185頁；當(dāng)前第36頁；編輯于星期二\18點(diǎn)0分（5）閾值電壓VTH——電壓傳輸特性的過渡區(qū)所對(duì)應(yīng)的輸入電壓，即決定電路截止和導(dǎo)通的分界線，也是決定輸出高、低電壓的分界線。VTH又常被形象化地稱為門檻電壓。其值為1.3V～1.４VVOH（min）=2.4VVOL（max）=0.4VVIL（max）=VOFF=0.8VVIH（min）=VON=2VVTH≈1.４VABCDEVOVI0123321VOHVOH(min)VOLVTHVOffVIL(max)VONVIH(min)VOL（max）37本文檔共185頁；當(dāng)前第37頁；編輯于星期二\18點(diǎn)0分2）噪聲容限電壓

2、TTL“與非”門電路的特性由TTL門電路的輸出特性曲線可知，TTL門電路的輸出高低電平不是一個(gè)值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍，即它的輸入信號(hào)允許一定的容差，稱為噪聲容限。噪聲容限示意圖38本文檔共185頁；當(dāng)前第38頁；編輯于星期二\18點(diǎn)0分輸入低電平噪聲容限：VNL=VOff–VOLmax=0.8V-0.4V=0.4V輸入高電平噪聲容限：VNH=VOHmin-VON=2.4V-2V=0.4V39本文檔共185頁；當(dāng)前第39頁；編輯于星期二\18點(diǎn)0分3）TTL門電路的扇出系數(shù)NO

2、TTL“與非”門電路的特性門電路根據(jù)不同的需要通常都帶有不同的負(fù)載，門電路輸出端典型的負(fù)載也是門電路，描述門電路輸出端最多所能帶的門電路的個(gè)數(shù)稱為門電路的扇出系數(shù)，它表示門電路的帶負(fù)載能力。對(duì)于TTL與非門，NO>8。4）TTL與非門傳輸延遲時(shí)間tpd

TTL與非門傳輸延遲時(shí)間示意圖導(dǎo)通延遲時(shí)間tpd1

——從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時(shí)間。

截止延遲時(shí)間tpd2——從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時(shí)間。

傳輸延遲時(shí)間tpd是tpd1和tpd2的平均值。即

40本文檔共185頁；當(dāng)前第40頁；編輯于星期二\18點(diǎn)0分在工程實(shí)踐中，有時(shí)需要將幾個(gè)門的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱為線與。3、其他類型的TTL門電路BA&DC&YY1Y2普通的TTL門電路不能進(jìn)行線與，為此，專門生產(chǎn)了一種可以進(jìn)行線與的門電路：集電極開路門Y1Y2Y00011011000141本文檔共185頁；當(dāng)前第41頁；編輯于星期二\18點(diǎn)0分+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL“與非”門電路1）集電極開路“與非”門電路（OC門）42本文檔共185頁；當(dāng)前第42頁；編輯于星期二\18點(diǎn)0分+5VYR2R1T2R3T1T5B1C1ABCOC門電路無T3、T4晶體管T5集電極開路！1）集電極開路“與非”門電路（OC門）43本文檔共185頁；當(dāng)前第43頁；編輯于星期二\18點(diǎn)0分+VCC=5VY12312313ABT11.6K4K1KR1T2T5R2R3AYB&集電極開路門（OC門）注意：OC門必須外接合適的負(fù)載電阻和電源才能正常工作。RLVCC'ABY001011101110VO=VCC'VO=VCes544本文檔共185頁；當(dāng)前第44頁；編輯于星期二\18點(diǎn)0分+5VYR2R1T2R3T1T5B1C1ABCOC門電路工作時(shí)，T5的集電極（輸出端）外接電源U和電阻RL，作為OC門的有源負(fù)載。RLUCC集電極開路“與非”門電路（OC門）45本文檔共185頁；當(dāng)前第45頁；編輯于星期二\18點(diǎn)0分（1）實(shí)現(xiàn)線與。電路如右圖所示，邏輯關(guān)系為:OC門主要有以下幾方面的應(yīng)用：（2）實(shí)現(xiàn)電平轉(zhuǎn)換。如圖示，可使輸出高電平變?yōu)?0V。（3）用做驅(qū)動(dòng)器。如圖是用來驅(qū)動(dòng)發(fā)光二極管的電路。+VBA&DC&RLCCYY1Y246本文檔共185頁；當(dāng)前第46頁；編輯于星期二\18點(diǎn)0分2）三態(tài)輸出“與非”門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特點(diǎn)：它的輸出除出現(xiàn)高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)。E控制端A、B輸入端3、其他類型的TTL門電路

47本文檔共185頁；當(dāng)前第47頁；編輯于星期二\18點(diǎn)0分D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“1”時(shí)：D截止電路處于工作狀態(tài)。三態(tài)輸出“與非”門電路48本文檔共185頁；當(dāng)前第48頁；編輯于星期二\18點(diǎn)0分D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“0”時(shí)：D導(dǎo)通輸出端處于開路狀態(tài)。高阻態(tài)截止截止三態(tài)輸出“與非”門電路49本文檔共185頁；當(dāng)前第49頁；編輯于星期二\18點(diǎn)0分符號(hào)功能表&ABYE△三態(tài)輸出“與非”門的圖形符號(hào)及功能說明：由于電路結(jié)構(gòu)不同，也有當(dāng)控制端為高電平時(shí)出現(xiàn)高阻態(tài)，為低電平時(shí)處于工作狀態(tài)。三態(tài)輸出“與非”門電路50本文檔共185頁；當(dāng)前第50頁；編輯于星期二\18點(diǎn)0分１００三態(tài)門主要作為TTL電路與總線間的接口電路用途：結(jié)論：E1、E2、E3分時(shí)接入高電平，總線就會(huì)輪流接受各個(gè)三態(tài)門的輸出。公用總線&△E1&△E2&△E351本文檔共185頁；當(dāng)前第51頁；編輯于星期二\18點(diǎn)0分5．74LS系列——為低功耗肖特基系列。6．74AS系列——為改進(jìn)肖特基系列，它是74S系列的后繼產(chǎn)品。7．74ALS系列——為改進(jìn)低功耗肖特基系列，是74LS系列的后繼產(chǎn)品。TTL集成邏輯門電路系列簡介1．74系列——為TTL集成電路的早期產(chǎn)品，屬中速TTL器件。2．74L系列——為低功耗TTL系列，又稱LTTL系列。3．74H系列——為高速TTL系列。4．74S系列——為肖特基TTL系列，進(jìn)一步提高了速度。如圖示。becbec52本文檔共185頁；當(dāng)前第52頁；編輯于星期二\18點(diǎn)0分53本文檔共185頁；當(dāng)前第53頁；編輯于星期二\18點(diǎn)0分TTL與非門舉例——74LS0074LS00是一種典型的TTL與非門器件，內(nèi)部含有4個(gè)2輸入端與非門，共有14個(gè)引腳。引腳排列圖如圖所示。邏輯功能：54本文檔共185頁；當(dāng)前第54頁；編輯于星期二\18點(diǎn)0分MOS邏輯門電路是繼TTL之后發(fā)展起來的另一種應(yīng)用廣泛的數(shù)字集成電路。由于它功耗低，抗干擾能力強(qiáng)，工藝簡單，幾乎所有的大規(guī)模、超大規(guī)模數(shù)字集成器件都采用MOS工藝。就其發(fā)展趨勢(shì)看，MOS電路特別是CMOS電路有可能超越TTL成為占統(tǒng)治地位的邏輯器件。CMOS邏輯門電路是由N溝道增強(qiáng)型MOS管和P溝道增強(qiáng)型MOS管互補(bǔ)而成，通常稱為互補(bǔ)型MOS邏輯電路，簡稱CMOS邏輯電路。

5.3.3CMOS門電路55本文檔共185頁；當(dāng)前第55頁；編輯于星期二\18點(diǎn)0分一、CMOS反向器VGSN=0V-0V=0V<VGS(th)，TN截止，iD≈0；VGSP=0V-10V=-10V,TP導(dǎo)通，輸出VO≈10V。設(shè)VDD＞（VGS(th)N+|VGS(th)P|），且VGS(th)=2V，VDD=10V當(dāng)Vi=10V時(shí),當(dāng)Vi=0V時(shí)，VGSN=10V-0V=10V>VTN，TN導(dǎo)通，VGSP=10V-10V=0V,TP截止,ID≈0;輸出VO≈0V。N溝道P溝道1、CMOS反相器的電路結(jié)構(gòu)和工作原理由N溝道增強(qiáng)型和P溝道增強(qiáng)型MOS互補(bǔ)而成56本文檔共185頁；當(dāng)前第56頁；編輯于星期二\18點(diǎn)0分（4）當(dāng)5V＜Vi＜8V，

TP逐漸變?yōu)榻刂梗?/p>

TN導(dǎo)通（5）當(dāng)Vi＞8V，TP截止，TN導(dǎo)通，輸出Vo=0V。

2、電壓傳輸特性：（設(shè):VDD=10V，VGS(th)N=|VGS(th)P|=2V）（1）當(dāng)Vi＜2V,TN截止,TP導(dǎo)通,輸出Vo≈VDD=10V（2）當(dāng)2V＜Vi＜5V，TN開始導(dǎo)通，TP導(dǎo)通（3）當(dāng)Vi=5V，兩管都導(dǎo)通，Vo=（VDD/2）=5V。CMOS門電路的閾值電壓VTH=VDD/2N溝道P溝道57本文檔共185頁；當(dāng)前第57頁；編輯于星期二\18點(diǎn)0分3、輸入噪聲容限保證輸出高、低電平基本不變（在允許的范圍內(nèi)）的條件下，而允許的輸入信號(hào)的波動(dòng)范圍稱為輸入端噪聲容限輸入低電平噪聲容限：VNL=VILmax–VOLmax=0.5V輸入高電平噪聲容限：VNH=VOHmin-VIHmin=11V-8V=3V0.3V0V12V11V0.8V0V12V8V58本文檔共185頁；當(dāng)前第58頁；編輯于星期二\18點(diǎn)0分ABVP1VP2VN1VN2+VDDF1、CMOS與非門VP1與VP2并聯(lián)，VN1與VN2串聯(lián)；當(dāng)AB都是高電平時(shí)VN1與VN2同時(shí)導(dǎo)通VP1與VP2同時(shí)截止；輸出F為低電平。當(dāng)AB中有一個(gè)是低電平時(shí)，VN1與VN2中有一個(gè)截止，VP1

與VP2中有一個(gè)導(dǎo)通，輸出F為高電平。UGS（th）：NMOS為正，PMOS為負(fù)。二、其他形式的CMOS門電路59本文檔共185頁；當(dāng)前第59頁；編輯于星期二\18點(diǎn)0分2、CMOS或非門BVP1VP2VN1VN2+VDDAF當(dāng)AB中有一個(gè)是高電平，VN1與VN2中有一個(gè)導(dǎo)通，VP1與VP2中有一個(gè)截止，輸出F為低電平。當(dāng)AB都是低電平時(shí)，VN1與VN2同時(shí)截止，VP1與VP2同時(shí)導(dǎo)通；輸出F為高電平。UGS（th）：NMOS為正，PMOS為負(fù)。VP1與VP2串聯(lián)，VN1與VN2并聯(lián)；60本文檔共185頁；當(dāng)前第60頁；編輯于星期二\18點(diǎn)0分結(jié)構(gòu)特點(diǎn)：組合邏輯電路僅僅由門電路組成，電路中無記憶元件，輸入與輸出之間無反饋。時(shí)序邏輯電路電路中有記憶元件，輸入與輸出之間有反饋?！?.4組合邏輯電路的分析與設(shè)計(jì)數(shù)字電路按其完成邏輯功能的不同特點(diǎn)，可劃分為組合邏輯電路和時(shí)序邏輯電路兩大類。5.4.1組合邏輯電路特點(diǎn)組合邏輯電路（功能特點(diǎn)）：該電路在任一時(shí)刻輸出的穩(wěn)定狀態(tài)，僅取決于該時(shí)刻的輸入信號(hào)，而與輸入信號(hào)作用前電路所處的狀態(tài)無關(guān)。時(shí)序邏輯電路（功能特點(diǎn)）：任一時(shí)刻的輸出信號(hào)不但取決于當(dāng)時(shí)的輸入信號(hào)，而且還取決于電路原來所處的狀態(tài)。61本文檔共185頁；當(dāng)前第61頁；編輯于星期二\18點(diǎn)0分5.4.1組合邏輯電路的特點(diǎn)§5.4組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路框圖圖中表示A1…An表示輸入變量，Y1…Ym表示輸出變量。輸出變量與輸入變量之間的邏輯關(guān)系可以用邏輯函數(shù)表示：

62本文檔共185頁；當(dāng)前第62頁；編輯于星期二\18點(diǎn)0分=1=1ABSCOCI&≥11CI輸出信號(hào)S、CO僅僅與輸入信號(hào)有關(guān)系。例如：63本文檔共185頁；當(dāng)前第63頁；編輯于星期二\18點(diǎn)0分組合邏輯電路邏輯功能的描述：真值表、邏輯函數(shù)式、邏輯圖、卡諾圖如上例：邏輯函數(shù)式、邏輯圖真值表ABCISCO0000000110010100110110010101011100111111功能全加器64本文檔共185頁；當(dāng)前第64頁；編輯于星期二\18點(diǎn)0分5.4.2組合邏輯電路的分析方法和設(shè)計(jì)方法

分析組合邏輯電路,一般是根據(jù)已知的邏輯電路,找出其邏輯函數(shù)表達(dá)式,或?qū)懗銎湔嬷当?從而了解其電路的邏輯功能有時(shí)分析的目的在于檢驗(yàn)所設(shè)計(jì)的邏輯電路是否能實(shí)現(xiàn)預(yù)定的邏輯功能。分析過程一般包含4個(gè)步驟：1、組合邏輯電路的分析方法電路→電路的邏輯功能(真值表)65本文檔共185頁；當(dāng)前第65頁；編輯于星期二\18點(diǎn)0分例1：組合電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級(jí)寫出邏輯表達(dá)式。為了寫表達(dá)式方便，借助中間變量P。ABCAPBPCP66本文檔共185頁；當(dāng)前第66頁；編輯于星期二\18點(diǎn)0分（2）化簡與變換：（3）由表達(dá)式列出真值表。（4）分析邏輯功能：當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路稱為“不一致電路”。ABCY0000010100111001011101110011111167本文檔共185頁；當(dāng)前第67頁；編輯于星期二\18點(diǎn)0分分析組合邏輯電路的一般步驟：①用文字或符號(hào)標(biāo)出各個(gè)門的輸入或輸出。②從輸入端到輸出端逐級(jí)寫出輸出函數(shù)對(duì)輸入變量的邏輯函數(shù)表達(dá)式，也可由輸出端向輸入端逐級(jí)推導(dǎo)，最后得到以輸入變量表示的輸出邏輯函數(shù)表達(dá)式。③用邏輯代數(shù)或卡諾圖化簡或變換各邏輯函數(shù)表達(dá)式，或列出真值表。④根據(jù)真值表或邏輯函數(shù)表達(dá)式確定電路的邏輯功能。68本文檔共185頁；當(dāng)前第68頁；編輯于星期二\18點(diǎn)0分例2：分析下圖的邏輯功能。

1、由邏輯圖寫出邏輯式方法：從輸入端到輸出端，依次寫出各個(gè)門的邏輯式，最后寫出輸出變量Y的邏輯式。ABY&G1&G2&G3&G4XY1Y269本文檔共185頁；當(dāng)前第69頁；編輯于星期二\18點(diǎn)0分例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式G1門：G2門：G3門：G4門：對(duì)邏輯式進(jìn)行化簡！70本文檔共185頁；當(dāng)前第70頁；編輯于星期二\18點(diǎn)0分例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式反演律！71本文檔共185頁；當(dāng)前第71頁；編輯于星期二\18點(diǎn)0分例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表172本文檔共185頁；當(dāng)前第72頁；編輯于星期二\18點(diǎn)0分例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表1173本文檔共185頁；當(dāng)前第73頁；編輯于星期二\18點(diǎn)0分例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表11其余填“0”！0074本文檔共185頁；當(dāng)前第74頁；編輯于星期二\18點(diǎn)0分例2：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y23、分析邏輯功能11結(jié)論：當(dāng)輸入A、B不同時(shí)，輸出為“1”；當(dāng)輸入A、B相同時(shí)，輸出為“0”。 ——“異或”門電路00=175本文檔共185頁；當(dāng)前第75頁；編輯于星期二\18點(diǎn)0分例3：分析下圖的邏輯功能。

&&&ABF11G1G2G3G4G5真值表同或門電路76本文檔共185頁；當(dāng)前第76頁；編輯于星期二\18點(diǎn)0分5.877本文檔共185頁；當(dāng)前第77頁；編輯于星期二\18點(diǎn)0分任務(wù)要求實(shí)現(xiàn)邏輯功能的最簡單的邏輯電路分析步驟：5.4.3組合邏輯電路的設(shè)計(jì)b、定義輸入和輸出變量的邏輯狀態(tài)（1和0）。3、選擇組成邏輯圖的器件類型?？蛇x用小規(guī)模集成門電路組成相應(yīng)的邏輯電路，也可選用中規(guī)模集成的常用邏輯器件或可編程邏輯器件等構(gòu)成相應(yīng)的邏輯電路。2、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式；1、進(jìn)行邏輯抽象。 a、確定輸入變量和輸出變量。事件的原因?yàn)檩斎胱兞浚录慕Y(jié)果為輸出變量。c、根據(jù)邏輯要求，列邏輯狀態(tài)表；邏輯器件的數(shù)目、種類、器件之間的連線都最少。78本文檔共185頁；當(dāng)前第78頁；編輯于星期二\18點(diǎn)0分任務(wù)要求最簡單的邏輯電路b、使用中規(guī)模集成的常用組合邏輯電路時(shí)，需要將邏輯函數(shù)變換為適當(dāng)?shù)男问?，以便能用最少的器件和最簡單的連線接成所要求的邏輯電路。分析步驟：5、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯圖。4、將邏輯函數(shù)化簡成適當(dāng)?shù)男问健?a、使用小規(guī)模集成的門電路進(jìn)行設(shè)計(jì)時(shí)，需要將邏輯函數(shù)化簡成最簡形式；3.2.2組合邏輯電路的設(shè)計(jì)方法79本文檔共185頁；當(dāng)前第79頁；編輯于星期二\18點(diǎn)0分例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。1、首先指明邏輯符號(hào)取“0”、“1”的含義。三個(gè)按鍵A、B、C按下時(shí)為“1”，不按時(shí)為“0”。輸出是Y，指示燈亮是“1”，否則是“0”。2、根據(jù)題意列出邏輯狀態(tài)表、邏輯式、最終畫出邏輯圖。80本文檔共185頁；當(dāng)前第80頁；編輯于星期二\18點(diǎn)0分例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。邏輯狀態(tài)表1）、根據(jù)要求列出邏輯狀態(tài)表81本文檔共185頁；當(dāng)前第81頁；編輯于星期二\18點(diǎn)0分例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。2）、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式邏輯狀態(tài)表82本文檔共185頁；當(dāng)前第82頁；編輯于星期二\18點(diǎn)0分例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。3）、將邏輯表達(dá)式化成最簡式用卡諾圖化簡ABC0001111001ABBCAC83本文檔共185頁；當(dāng)前第83頁；編輯于星期二\18點(diǎn)0分4）、根據(jù)邏輯表達(dá)式畫出邏輯圖。B&AB1Y&C&84本文檔共185頁；當(dāng)前第84頁；編輯于星期二\18點(diǎn)0分&&AB&C&Y若用與非門實(shí)現(xiàn)85本文檔共185頁；當(dāng)前第85頁；編輯于星期二\18點(diǎn)0分解：設(shè)紅、綠、黃燈分別用A、B、C表示，且燈亮為1，燈滅為0。結(jié)果用Y表示，出故障Y=1，正常Y=0。例2：設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的電路。正常工作狀態(tài)下，紅、綠、黃燈必須有一盞、而且只允許有一盞燈點(diǎn)亮。ABCY00010010010001111000101111011111真值表

BCA000111100101010111卡諾圖表達(dá)式&&&&≥1111ABCY86本文檔共185頁；當(dāng)前第86頁；編輯于星期二\18點(diǎn)0分與非與非表達(dá)式111ABCY&&&&&與或非表達(dá)式

BCA000111100101010111111ABC&≥1Y87本文檔共185頁；當(dāng)前第87頁；編輯于星期二\18點(diǎn)0分在各種數(shù)字系統(tǒng)中，有些邏輯電路（編碼器、譯碼器、數(shù)據(jù)選擇器、計(jì)數(shù)器、加法器等等）經(jīng)常大量出現(xiàn)，為了使用方便，已經(jīng)把這些邏輯電路制成了中、小規(guī)模集成的標(biāo)準(zhǔn)化集成電路產(chǎn)品，可以直接使用，而不用重復(fù)設(shè)計(jì)這些邏輯電路。下面分別介紹它們的工作原理和使用方法。§5.5常用的組合邏輯電路88本文檔共185頁；當(dāng)前第88頁；編輯于星期二\18點(diǎn)0分5.5.1加法器兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無論是加、減、乘、除，目前在數(shù)字計(jì)算機(jī)中都是化成若干步加法運(yùn)算進(jìn)行。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。二進(jìn)制加法器可以用門電路組成的組合邏輯電路來實(shí)現(xiàn)。89本文檔共185頁；當(dāng)前第89頁；編輯于星期二\18點(diǎn)0分！注意： 二進(jìn)制的加法運(yùn)算同邏輯加法運(yùn)算的含義 不同。前者是數(shù)的運(yùn)算，而后者是邏輯運(yùn) 算。二進(jìn)制加法：1+1=10邏輯加法：1+1=190本文檔共185頁；當(dāng)前第90頁；編輯于星期二\18點(diǎn)0分二進(jìn)制加法運(yùn)算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個(gè)數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位送來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。91本文檔共185頁；當(dāng)前第91頁；編輯于星期二\18點(diǎn)0分舉例：A=1011,B=1001,計(jì)算A+B10111001+01011001192本文檔共185頁；當(dāng)前第92頁；編輯于星期二\18點(diǎn)0分所謂“半加”，就是只求本位的和，暫不管低位送來的進(jìn)位數(shù)。進(jìn)位數(shù)(C)半加本位和數(shù)(S)A + B

半加和0 + 0 = 0 00 + 1 = 0 11 + 0 = 0 11 + 1 = 1 0一、1位加法器1、半加器93本文檔共185頁；當(dāng)前第93頁；編輯于星期二\18點(diǎn)0分——用組合邏輯電路實(shí)現(xiàn)“半加”A B C S0 0 0 00 1 0 11 0 0 11 1 1 01、列出邏輯狀態(tài)表2、由邏輯狀態(tài)表寫出邏輯表達(dá)式一、1位加法器1、半加器94本文檔共185頁；當(dāng)前第94頁；編輯于星期二\18點(diǎn)0分3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實(shí)現(xiàn)）A1&B1&&S&1C95本文檔共185頁；當(dāng)前第95頁；編輯于星期二\18點(diǎn)0分A、B相同時(shí)為“1”，A、B不同時(shí)為0?！爱惢颉遍T3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實(shí)現(xiàn)）96本文檔共185頁；當(dāng)前第96頁；編輯于星期二\18點(diǎn)0分ABS=1AB∑COSC進(jìn)位輸出C&3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實(shí)現(xiàn)）97本文檔共185頁；當(dāng)前第97頁；編輯于星期二\18點(diǎn)0分當(dāng)多位數(shù)相加時(shí)，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位以上的相加則會(huì)有兩個(gè)待加數(shù)Ai和Bi，還有一個(gè)來自前面低位送來的進(jìn)位數(shù)Ci-1。這三個(gè)數(shù)相加，得出本位和數(shù)（全加和數(shù)）Si和進(jìn)位數(shù)Ci。這種相加就叫“全加”。2、全加器10111001+010110011ABCS全加半加98本文檔共185頁；當(dāng)前第98頁；編輯于星期二\18點(diǎn)0分Ai：被加數(shù)；Bi：加數(shù)；Ci-1：低位的進(jìn)位；Si：本位和； Ci：進(jìn)位。2、全加器99本文檔共185頁；當(dāng)前第99頁；編輯于星期二\18點(diǎn)0分2、全加器圖形符號(hào)AiBi∑COSiCiCi-1CI100本文檔共185頁；當(dāng)前第100頁；編輯于星期二\18點(diǎn)0分也可以用兩個(gè)半加器和一個(gè)或門實(shí)現(xiàn)。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn+AnBn)Cn-1=SCn-1+S

Cn-1=S+Cn-1S=An+Bn全加器Sn=An+Bn+Cn-1101本文檔共185頁；當(dāng)前第101頁；編輯于星期二\18點(diǎn)0分AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Cn=AnBnCn-1+AnBnCn-1+AnBnCn-1

+AnBnCn-1=(AnBn+AnBn)Cn-1=SCn-1+AnBnCn=SCn-1+AnBn全加器Sn=An+Bn+Cn-1+AnBn（Cn-1+Cn-1）102本文檔共185頁；當(dāng)前第102頁；編輯于星期二\18點(diǎn)0分COCnAnBnCISnCn-1全加器邏輯符號(hào)由半加器及或門組成的全加器S=AB+AB=A+BC=AB半加器：Sn=An+Bn+Cn-1Cn=SCn-1+AnBn全加器半加器半加器AnBnCn-1CnSnSAnBnSCn-1>1C103本文檔共185頁；當(dāng)前第103頁；編輯于星期二\18點(diǎn)0分二、多位加法器兩個(gè)多位數(shù)相加時(shí)，除最低位外，每一位都是帶進(jìn)位相加的，因而必須用全加器。只要依次將低位全加器的進(jìn)位輸出端CO接到高位全加器的進(jìn)位輸入端CI，就可以構(gòu)成多位加法器了。104本文檔共185頁；當(dāng)前第104頁；編輯于星期二\18點(diǎn)0分A0B0∑CIS0C0COA1B1∑CIS1C1COA2B2∑CIS2C2COA3B3∑CIS3C3CO例：用4個(gè)全加器組成一個(gè)邏輯電路來實(shí)現(xiàn)兩個(gè)四位數(shù)的二進(jìn)制的加法運(yùn)算。(1101)2+(1011)21101101110101011計(jì)算結(jié)果：1101+1011=11000二、多位加法器105本文檔共185頁；當(dāng)前第105頁；編輯于星期二\18點(diǎn)0分說明： 這種全加器的任意一位的加法運(yùn)算，都必須等到低位加法完成送來進(jìn)位時(shí)才能進(jìn)行。這種進(jìn)位方式稱為串行進(jìn)位，把這種結(jié)構(gòu)的電路稱為串行進(jìn)位加法器。 串行加法器的缺點(diǎn)是運(yùn)算速度慢，但電路比較簡單，因此在對(duì)運(yùn)算速度要求不高的設(shè)備中仍比較多用。二、多位加法器106本文檔共185頁；當(dāng)前第106頁；編輯于星期二\18點(diǎn)0分例：試用74LS183構(gòu)成一個(gè)四位二進(jìn)制數(shù)相加的電路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B0A3

B374LS183是加法器集成電路組件，含有兩個(gè)獨(dú)立的全加器。107本文檔共185頁；當(dāng)前第107頁；編輯于星期二\18點(diǎn)0分

全加器74LS283的管腳圖74LS2831

2

34

5

6

7

8161514

13

1211109GNDVCCA3S1A0A1A2S3S0S2B0B2B1B3CICOA3A2A1A0B3B0B1B2CICOS3S2S1S074LS283圖形符號(hào)108本文檔共185頁；當(dāng)前第108頁；編輯于星期二\18點(diǎn)0分在數(shù)字電路中，所謂編碼，就是把若干個(gè)0和1按一定規(guī)律編排起來組成不同的代碼（二進(jìn)制數(shù)）來表示某一對(duì)象或信號(hào)的過程。一位二進(jìn)制代碼有0和1兩種，可以表示兩個(gè)信號(hào)；兩位二進(jìn)制代碼有00、01、10和11四種，可以表示四種信號(hào)；以此類推，n位二進(jìn)制代碼就有2n個(gè)組合，可以表示2n個(gè)信號(hào)。5.5.2編碼器109本文檔共185頁；當(dāng)前第109頁；編輯于星期二\18點(diǎn)0分目前經(jīng)常使用的編碼器有：普通編碼器和優(yōu)先編碼器。普通編碼器中，任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，否則輸出將發(fā)生混亂。優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的編碼信息。一、普通編碼器110本文檔共185頁；當(dāng)前第110頁；編輯于星期二\18點(diǎn)0分二進(jìn)制編碼器是將某種信號(hào)的輸入編成二進(jìn)制代碼輸出的電路。二進(jìn)制普通編碼器111本文檔共185頁；當(dāng)前第111頁；編輯于星期二\18點(diǎn)0分2位二進(jìn)制普通編碼器：4個(gè)輸入，2個(gè)輸出可列出真值表：I0I1I2I3Y1Y0100001000010000100000011010101100111100110101011110011011110111100011011××××××××××××××××××××××××I0I1I2I3Y0Y1編碼器112本文檔共185頁；當(dāng)前第112頁；編輯于星期二\18點(diǎn)0分

I2I3I0I10001111000×1×1010×××11×

××

×100×××

I2I3I0I10001111000×1×0011×××11×

××

×100×××Y1=I2+I3Y0=I1+I3電路圖：I0I1I2I3Y1Y0100001000010000100011011I3I2I1Y0Y1I0113本文檔共185頁；當(dāng)前第113頁；編輯于星期二\18點(diǎn)0分任何時(shí)刻只允許輸入一個(gè)信號(hào)：變量互相排斥的邏輯函數(shù)變量互相排斥的邏輯函數(shù)真值表可以簡化。I0I1I2I3Y1Y01000000100010010100001110000××............1111××輸入Y1Y0I000I101I210I311Y1=I2+I3Y1=I2+I3Y0=I1+I3Y0=I1+I3114本文檔共185頁；當(dāng)前第114頁；編輯于星期二\18點(diǎn)0分例： 將I0、I1、I2、I3、I4、I5、I6、I7八個(gè)輸入信號(hào)編成對(duì)應(yīng)的二進(jìn)制代碼輸出。1、確定二進(jìn)制代碼的位數(shù)因?yàn)檩斎胗邪朔N信號(hào)，所以用3位二進(jìn)制代碼輸出（2n=8，n=3）。這種編碼器通常稱為8/3線編碼器。3位二進(jìn)制普通編碼器8線-3線編碼器框圖115本文檔共185頁；當(dāng)前第115頁；編輯于星期二\18點(diǎn)0分2、列編碼表編碼表是把待編碼的八個(gè)信號(hào)與對(duì)應(yīng)的二進(jìn)制代碼列成表格。這種對(duì)應(yīng)關(guān)系是人為設(shè)定的。不唯一。因?yàn)槠胀ň幋a要求每次只能輸入一個(gè)編碼信號(hào)，故狀態(tài)表中只能出現(xiàn)這些輸入變量的取值組合，其他的取值組合是不可能出現(xiàn)的，即它們對(duì)應(yīng)的最小項(xiàng)為無關(guān)項(xiàng)。這組輸入變量為約束變量。116本文檔共185頁；當(dāng)前第116頁；編輯于星期二\18點(diǎn)0分3、由編碼表寫出邏輯表達(dá)式利用無關(guān)項(xiàng)化簡117本文檔共185頁；當(dāng)前第117頁；編輯于星期二\18點(diǎn)0分4、由邏輯式畫出邏輯圖Y2≥1Y1≥1≥1Y0I7I6I5I3I4I2I1用與或門實(shí)現(xiàn)118本文檔共185頁；當(dāng)前第118頁；編輯于星期二\18點(diǎn)0分4、由邏輯式畫出邏輯圖＆Y2＆Y1＆Y0用與非門實(shí)現(xiàn)1I11I21I31I41I51I61I7119本文檔共185頁；當(dāng)前第119頁；編輯于星期二\18點(diǎn)0分優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的編碼信息。不過在設(shè)計(jì)優(yōu)先編碼器時(shí)已經(jīng)將所有的輸入信號(hào)按優(yōu)先順序排了隊(duì)，當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。下面對(duì)74LS148系列集成優(yōu)先二進(jìn)制編碼器的工作原理進(jìn)行介紹。二、優(yōu)先編碼器120本文檔共185頁；當(dāng)前第120頁；編輯于星期二\18點(diǎn)0分74LS148優(yōu)先編碼器有9個(gè)輸入和5個(gè)輸出，且均以低電平作為有效信號(hào)。8線-3線74LS148優(yōu)先編碼器框圖8線-3線74LS148優(yōu)先編碼器121本文檔共185頁；當(dāng)前第121頁；編輯于星期二\18點(diǎn)0分74LS148優(yōu)先編碼器8線-3線74LS148優(yōu)先編碼器邏輯圖11＆＆1111111111＆≥1＆≥1＆≥1基本電路122本文檔共185頁；當(dāng)前第122頁；編輯于星期二\18點(diǎn)0分8線-3線74LS148優(yōu)先編碼器邏輯圖74LS148優(yōu)先編碼器11＆＆1111111111＆≥1＆≥1＆≥1控制電路：控制編碼器的工作狀態(tài)擴(kuò)展編碼功能123本文檔共185頁；當(dāng)前第123頁；編輯于星期二\18點(diǎn)0分74LS148功能表1、在EI=0時(shí)，編碼器工作，并允許同時(shí)有多個(gè)輸入端為低電平，即有輸入信號(hào)。EI=0時(shí)，編碼器不工作。124本文檔共185頁；當(dāng)前第124頁；編輯于星期二\18點(diǎn)0分2、I7的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低。即當(dāng)I7=0時(shí)，無論其它輸入端有無輸入信號(hào)（表中以×表示），輸出端只給出I7的編碼，以此類推。74LS148功能表125本文檔共185頁；當(dāng)前第125頁；編輯于星期二\18點(diǎn)0分3、表中的3種輸出組合“111”，可以由EO、GS的狀態(tài)加以區(qū)別。74LS148功能表126本文檔共185頁；當(dāng)前第126頁；編輯于星期二\18點(diǎn)0分例：用兩片74LS148接成16線-4線優(yōu)先編碼器。將A0~A1516個(gè)低電平輸入信號(hào)編為4位二進(jìn)制代碼。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。127本文檔共185頁；當(dāng)前第127頁；編輯于星期二\18點(diǎn)0分74LS148(1)74LS148(2)74LS148(2)的輸出74LS148(1)的輸出128本文檔共185頁；當(dāng)前第128頁；編輯于星期二\18點(diǎn)0分用兩片74LS148接成的16線-4線二進(jìn)制優(yōu)先編碼器邏輯圖129本文檔共185頁；當(dāng)前第129頁；編輯于星期二\18點(diǎn)0分5.5.3譯碼器譯碼和編碼的過程相反。編碼是指將某種信號(hào)或十進(jìn)制數(shù)（輸入）編成二進(jìn)制代碼（輸出）；譯碼是將二進(jìn)制代碼（輸入）按其編碼時(shí)的原意譯成對(duì)應(yīng)的信號(hào)或十進(jìn)制數(shù)碼（輸出）。130本文檔共185頁；當(dāng)前第130頁；編輯于星期二\18點(diǎn)0分一、3-8線譯碼器3-8線譯碼器是一種全譯碼器（二進(jìn)制譯碼器）。全譯碼器的輸入是一組二進(jìn)制代碼，輸出是一組與輸入代碼一一對(duì)應(yīng)的高（低）電平。3線-8線譯碼器3線-8線譯碼器框圖131本文檔共185頁；當(dāng)前第131頁；編輯于星期二\18點(diǎn)0分一、3-8線譯碼器根據(jù)3-8線譯碼器的邏輯功能可以列出它的邏輯真值表132本文檔共185頁；當(dāng)前第132頁；編輯于星期二\18點(diǎn)0分一、3-8線譯碼器根據(jù)真值表可以寫出邏輯函數(shù)式133本文檔共185頁；當(dāng)前第133頁；編輯于星期二\18點(diǎn)0分一、3-8線譯碼器根據(jù)邏輯函數(shù)式可以畫出3-8線譯碼器的邏輯圖3-8線譯碼器的邏輯電路原理圖134本文檔共185頁；當(dāng)前第134頁；編輯于星期二\18點(diǎn)0分74LS1383線-8線譯碼器74LS138是用TTL與非門組成的3線-8線譯碼器。74LS1383線-8線譯碼器74LS1383線-8線譯碼器框圖135本文檔共185頁；當(dāng)前第135頁；編輯于星期二\18點(diǎn)0分74LS1383線-8線譯碼器74LS138的邏輯電路圖74LS1383-8線譯碼器的電路原理圖136本文檔共185頁；當(dāng)前第136頁；編輯于星期二\18點(diǎn)0分74LS1383線-8線譯碼器功能表137本文檔共185頁；當(dāng)前第137頁；編輯于星期二\18點(diǎn)0分74LS1383線-8線譯碼器功能表138本文檔共185頁；當(dāng)前第138頁；編輯于星期二\18點(diǎn)0分【例】試用兩片74LS138組成4-16線譯碼器，將輸入的4位二進(jìn)制代碼譯成16個(gè)獨(dú)立的低電平信號(hào)。例題的邏輯圖分析：

由74LS138的邏輯功能表5.5.2可知，控制端、時(shí)譯碼器才能工作，否則譯碼器不工作。因此，可以用第4個(gè)代碼輸入端作為高位端，通過該端的狀態(tài)分別控制兩片74LS138芯片的工作狀態(tài)。

139本文檔共185頁；當(dāng)前第139頁；編輯于星期二\18點(diǎn)0分【例】試用兩片74LS138組成4-16線譯碼器，將輸入的4位二進(jìn)制代碼譯成16個(gè)獨(dú)立的低電平信號(hào)。例題的邏輯圖分析：

由74LS138的邏輯功能表5.5.2可知，控制端、時(shí)譯碼器才能工作，否則譯碼器不工作。因此，可以用第4個(gè)代碼輸入端作為高位端，通過該端的狀態(tài)分別控制兩片74LS138芯片的工作狀態(tài)。

140本文檔共185頁；當(dāng)前第140頁；編輯于星期二\18點(diǎn)0分用譯碼器設(shè)計(jì)組合邏輯電路例：試用3線-8線譯碼器74LS138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：141本文檔共185頁；當(dāng)前第141頁；編輯于星期二\18點(diǎn)0分分析：當(dāng)S1=1，S2+S3=0（即譯碼器處于工作狀態(tài)）時(shí)，若將A0、A1、A2作為輸入邏輯變量，則8個(gè)輸出端給出的就是這3個(gè)輸入變量的全部最小項(xiàng)m0~m7。利用附加的門電路將這些最小項(xiàng)適當(dāng)?shù)亟M合起來，便可實(shí)現(xiàn)任何形式的三變量組合邏輯函數(shù)。74LS138142本文檔共185頁；當(dāng)前第142頁；編輯于星期二\18點(diǎn)0分解：將給出的邏輯函數(shù)表達(dá)式寫成最小項(xiàng)之和的形式143本文檔共185頁；當(dāng)前第143頁；編輯于星期二\18點(diǎn)0分解：畫出邏輯電路圖144本文檔共185頁；當(dāng)前第144頁；編輯于星期二\18點(diǎn)0分二進(jìn)制代碼(機(jī)器代碼)譯碼特定的輸出信號(hào)控制數(shù)碼顯示器，直觀地顯示數(shù)字量。譯碼顯示系統(tǒng)：二-十進(jìn)制數(shù)碼顯示譯碼器數(shù)碼顯示器二、顯示譯碼器145本文檔共185頁；當(dāng)前第145頁；編輯于星期二\18點(diǎn)0分?jǐn)?shù)碼顯示器結(jié)構(gòu)字形重疊式：分段式：點(diǎn)矩陣式：輝光數(shù)碼管熒光數(shù)碼管半導(dǎo)體顯示器—七段顯示器液晶顯示器數(shù)碼顯示器146本文檔共185頁；當(dāng)前第146頁；編輯于星期二\18點(diǎn)0分常用的：七段顯示器—用七個(gè)發(fā)光字段來構(gòu)成09十個(gè)數(shù)字。abcdefg每個(gè)發(fā)光字段是一個(gè)發(fā)光二極管（PN結(jié)）：

磷砷化鎵（GaAsP)147本文檔共185頁；當(dāng)前第147頁；編輯于星期二\18點(diǎn)0分七段顯示器：顯示數(shù)字情況abcdfg09

abcdefg1

01100002

1101101e0

11111103

1111001401100119

11110118

1111111148本文檔共185頁；當(dāng)前第148頁；編輯于星期二\18點(diǎn)0分74LS4812345678161514131211109輸入輸入輸出：接七段顯示器甩空（用于測(cè)試）74LS48：BCD—七段譯碼器/驅(qū)動(dòng)器管腳圖149本文檔共185頁；當(dāng)前第149頁；編輯于星期二\18點(diǎn)0分

0001

0110000

0010

1101101

00001111110DCBAabcdefg09

(8421)

0011

1111001

01000110011

01011011011

01101011111

1000

1111111

10011111011

01111110000abcdfge74LS48功能表150本文檔共185頁；當(dāng)前第150頁；編輯于星期二\18點(diǎn)0分74LS48與七段顯示器的連接：（共陰極）譯碼顯示系統(tǒng)：bfacdegbfacdegDCBA74LS48(高)(低)151本文檔共185頁；當(dāng)前第151頁；編輯于星期二\18點(diǎn)0分“1”???

ab???g

共陰極七段顯示器工作示意圖：152本文檔共185頁；當(dāng)前第152頁；編輯于星期二\18點(diǎn)0分5.5.4數(shù)據(jù)選擇器作用：從一組(幾路)數(shù)據(jù)中選擇一路信號(hào)輸出。數(shù)據(jù)選擇器又稱多路開關(guān)。選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)功能示意圖:D3D2D1D0YA1A0數(shù)據(jù)選擇器地址代碼端153本文檔共185頁；當(dāng)前第153頁；編輯于星期二\18點(diǎn)0分A1A0D3D2D1D0Y選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)S使能端2選1：A08選1：A2A1A04選1：A1A0邏輯關(guān)系輸入控制端輸入數(shù)據(jù)：輸出：

Y=Di。使能端

S:選擇端（輸入地址代碼）輸出控制D3D2D1D0;D7D6D5D4D3D2D1D0；154本文檔共185頁；當(dāng)前第154頁；編輯于星期二\18點(diǎn)0分一、數(shù)據(jù)選擇器的工作原理以4選1數(shù)據(jù)選擇器為例介紹數(shù)據(jù)選擇器的工作原理。

155本文檔共185頁；當(dāng)前第155頁；編輯于星期二\18點(diǎn)0分例：四選一數(shù)據(jù)選擇器輸出邏輯表達(dá)式：輸入4個(gè)D0,D1,D2,D3，輸出1個(gè)Y，需要2個(gè)數(shù)據(jù)選擇控制端A1,A0根據(jù)要求，可列出真值表：（S為控制端，S=1時(shí)工作）也經(jīng)常把A1A0叫作地址輸入端簡化SA1A0Y0××100101110111SA1A0D3D2D1D0Y0××××××100×××0100×××1101××0×101××1×110×0××1