電工電子第十四章

電工電子第十四章第一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)14.1.1模擬信號(hào)與數(shù)字信號(hào)現(xiàn)代電子線路所處理的信號(hào)大致可分為兩大類(lèi):一類(lèi)為模擬信號(hào)，一類(lèi)為數(shù)字信號(hào)。處理模擬信號(hào)的電路稱為模擬電路，處理數(shù)字信號(hào)的電路稱為數(shù)字電路。所謂模擬信號(hào)是指時(shí)間上和數(shù)值上都是連續(xù)的信號(hào)。模擬電信號(hào)是指模擬真實(shí)世界物理量的電壓或電流，如模擬話音、溫度、壓力等一類(lèi)物理量的信號(hào)。對(duì)于這類(lèi)信號(hào)，考慮的是放大倍數(shù)、頻率失真、非線性失真、相位失真等問(wèn)題，著重分析波形的形狀、幅度和頻率如何變化。返回第二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)所謂數(shù)字信號(hào)是指時(shí)間上和數(shù)值上都是離散的信號(hào)，亦即在時(shí)間上是不連續(xù)的，總是發(fā)生在一系列離散的瞬間，在數(shù)值上則是量化的，只能按有限多個(gè)增量或階梯取值。信號(hào)所表現(xiàn)的形式是系列由高、低電平組成的脈沖波，即信號(hào)總在高電平和低電平之間來(lái)回變化。對(duì)于這類(lèi)信號(hào)，重要的是要能正確區(qū)分出信號(hào)的高、低電平，并正確反映電路輸出、輸入之間的邏輯關(guān)系，至于高、低電平值精確為多少則無(wú)關(guān)緊要由此看來(lái)，模擬信號(hào)同數(shù)字信號(hào)是性質(zhì)不同的兩種信號(hào)，分析處理這兩種信號(hào)的電子線路，其著眼點(diǎn)也是不同的。返回上一頁(yè)第三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)14.1.2脈沖電路與數(shù)字電路在脈沖電路中處理的是脈沖信號(hào)。脈沖信號(hào)是指在短暫時(shí)間間隔內(nèi)作用于電路的電壓或電流，是一些不連續(xù)的電壓或電流，常見(jiàn)的脈沖信號(hào)有尖脈沖、矩形脈沖、三角波脈沖、鋸齒脈沖、梯形脈沖等，最常見(jiàn)、最常用的脈沖信號(hào)是矩形脈沖。圖14.1為矩形脈沖波形，圖14.1(a)所示的Vm，tw稱為脈沖幅度，t稱為脈沖寬度，T稱為脈沖周期，脈沖周期的倒數(shù)稱為脈沖頻率f；脈沖由低往高躍變的一邊稱為上升沿(也稱脈沖前沿)，返回上一頁(yè)第四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)脈沖由高往低躍變的一邊稱為下降沿(也稱脈沖后沿);圖14.1(b),(c)所示分別為正、負(fù)單脈沖波形對(duì)脈沖信號(hào)的分析側(cè)重的是輸入、輸出波形的形狀、幅度及重復(fù)頻率，因而它屬于模擬信號(hào)的范疇。返回上一頁(yè)第五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.1矩形脈沖返回第六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)不過(guò)，在脈沖電路里作為有源器件的三極管、場(chǎng)效應(yīng)管通常處于開(kāi)關(guān)狀態(tài)，或者截止，或者飽和，放大狀態(tài)僅是從截止向飽和(或從飽和向截止)轉(zhuǎn)換時(shí)的一種過(guò)渡狀態(tài)。分析這類(lèi)電路時(shí)，必須考慮電路的過(guò)渡過(guò)程，從這種意義上來(lái)講，它和模擬電子線路又有所不同。在數(shù)字電路中，它的輸出、輸入電壓一般只有兩種取值狀態(tài):高電平和低電平，這兩種狀態(tài)分別用1和0表示。就信號(hào)的形狀來(lái)說(shuō)，數(shù)字信號(hào)大體說(shuō)來(lái)是一些矩形脈沖序列(或者說(shuō)0、1序列)，因而屬于一種脈沖信號(hào)。但是，對(duì)這類(lèi)電路的分析，著眼點(diǎn)和脈沖電路又有所不同，側(cè)重的是電路的輸入與輸出的。返回上一頁(yè)第七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)0、1序列間的邏輯關(guān)系，通常這些邏輯關(guān)系代表電路所具有的功能，通過(guò)這一邏輯功能來(lái)進(jìn)行數(shù)字運(yùn)算或邏輯推理。只要求電路的電壓波形能正確區(qū)分0,1電平，并正確反映電路的邏輯功能，而脈沖波形的細(xì)節(jié)，高電平或低電平的準(zhǔn)確值并不太重要。這就是說(shuō)，對(duì)于數(shù)字電路，側(cè)重的是分析它的邏輯功能，所用的數(shù)學(xué)工具是邏輯代數(shù)。返回上一頁(yè)第八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)在數(shù)字電路中分析的重點(diǎn)是電路的邏輯功能(正因?yàn)槿绱?，也有稱數(shù)字電路為邏輯電路的)，所用的方法是一種研究離散量的全新方法，它同模擬電路，也同脈沖電路，屬于不同的范疇。而作為數(shù)字信號(hào)畢竟是一種特殊的。、1脈沖序列信號(hào)，說(shuō)明脈沖電路和數(shù)字電路的聯(lián)系是非常密切的。脈沖與數(shù)字電路的任務(wù)主要是脈沖信號(hào)的產(chǎn)生、變換、傳輸、控制、記憶、計(jì)數(shù)和運(yùn)算等。返回上一頁(yè)第九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述下一頁(yè)14.1.3數(shù)字電路的應(yīng)用日前，數(shù)字電路的應(yīng)用已極為廣泛。在數(shù)字通信系統(tǒng)中，可以用若干個(gè)0和1編制成各種代碼，分別代表不同的含義，用以實(shí)現(xiàn)信息的傳送。利用數(shù)字電路的邏輯功能，可以設(shè)計(jì)出各式各樣的數(shù)字控制裝置，用來(lái)實(shí)現(xiàn)對(duì)生產(chǎn)過(guò)程的自動(dòng)控制。近代測(cè)量?jī)x表中，也日益普遍地采用了數(shù)字電路。一方血可以利用數(shù)字電路對(duì)測(cè)量結(jié)果進(jìn)行分析處理，同時(shí)又可以用十進(jìn)制數(shù)碼的形式，把這些結(jié)果及時(shí)顯示出來(lái)。返回上一頁(yè)第十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.1概述在數(shù)字電子技術(shù)基礎(chǔ)上發(fā)展起來(lái)的電子計(jì)算機(jī)，是當(dāng)代科學(xué)技術(shù)最杰出的成就之一。今天，電子計(jì)算機(jī)不僅成了近代自動(dòng)控制系統(tǒng)中不可缺少的一個(gè)組成部分，而且?guī)缀鯘B透到國(guó)民經(jīng)濟(jì)和人們生活的一切領(lǐng)域之中，并在許多方血引起了根本性的變革。隨著我國(guó)集成電路技術(shù)的進(jìn)一步發(fā)展和完善，數(shù)字電子技術(shù)的應(yīng)用將得到更快的發(fā)展和普及。返回上一頁(yè)第十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)14.2.1數(shù)制與碼制1.數(shù)制數(shù)制是計(jì)數(shù)進(jìn)位制度的簡(jiǎn)稱。在不同的數(shù)制中，計(jì)數(shù)的方法是不同的。日常生活中，用到各種不同的進(jìn)位制。人們最常用的計(jì)數(shù)方法是“逢十進(jìn)一”，稱做十進(jìn)數(shù)制。在邏輯代數(shù)中，計(jì)數(shù)時(shí)為“逢二進(jìn)一”，稱做二進(jìn)數(shù)制。為了便于理解，首先從十進(jìn)數(shù)制入手，論述有關(guān)數(shù)制的一般規(guī)律。返回第十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)1)十進(jìn)數(shù)制在十進(jìn)數(shù)制中，每一位有。0-9十個(gè)數(shù)碼，因而狀態(tài)數(shù)為十，即基數(shù)為10。任何一位滿十即向高位進(jìn)一，所以進(jìn)位規(guī)則是“逢十進(jìn)一”。同一個(gè)數(shù)碼，處在不同的位置上，代表的數(shù)值是不相同的，這種不同的位置順序稱為計(jì)數(shù)序列。按照計(jì)數(shù)序列，一個(gè)十進(jìn)制數(shù)可以用下列方式展開(kāi)。設(shè)(N)10。為任意一個(gè)十進(jìn)制數(shù)，則有返回上一頁(yè)第十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)式中，di可為10個(gè)數(shù)碼中的任何一個(gè)；N的下標(biāo)10表示N為十進(jìn)制數(shù)；n和m均為正整數(shù)，n表示整數(shù)的位數(shù)，m表示小數(shù)的位數(shù)；10i表示十進(jìn)制第i位的權(quán)。2）二進(jìn)數(shù)制二進(jìn)數(shù)制的數(shù)碼只有兩個(gè)，0和1，即基數(shù)為二。任何一位滿二即向高位進(jìn)一。按照十進(jìn)制數(shù)的一般表示方法，只要把10改為2，可寫(xiě)出二進(jìn)制數(shù)的一般表示式。例如，對(duì)于有n位整數(shù)和m位小數(shù)的二進(jìn)制數(shù)，可表示為下一頁(yè)返回上一頁(yè)第十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)式中，m,n均為正整數(shù);Bi為數(shù)碼0或1;2i為第i位二進(jìn)制數(shù)的權(quán)值式(14.2)也可以看作是由二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)的換算公式，例如3)十六進(jìn)數(shù)制和八進(jìn)數(shù)制由于使用二進(jìn)制數(shù)需要的位數(shù)太多，不便于書(shū)寫(xiě)和記憶，因此在數(shù)字計(jì)算機(jī)中經(jīng)常使用十六進(jìn)數(shù)制和八進(jìn)數(shù)制。①十六進(jìn)數(shù)制的數(shù)碼有16個(gè)，用0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F等表示，A,B,C,D,E,F分別表示數(shù)10,11,12,13,14,15，計(jì)數(shù)時(shí)“逢十六進(jìn)一”。返回上一頁(yè)第十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)任意一個(gè)整數(shù)位數(shù)為;n小數(shù)位數(shù)為m的十六進(jìn)制數(shù)(N)16，按權(quán)展開(kāi)式為返回上一頁(yè)(14.3)第十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)例如，十六進(jìn)制數(shù)(5DA.B)16之值為(5DA.B)16=5x162+13x161+10x160+11x16-1=(1498.6875)10。十六進(jìn)制數(shù)是以二進(jìn)制數(shù)為基礎(chǔ)的，它們之間相互轉(zhuǎn)換十分方便，只要將二進(jìn)制數(shù)以小數(shù)點(diǎn)為基準(zhǔn)，向左、向右每4位劃為一組，不滿4位時(shí)以零補(bǔ)足，每組中按權(quán)相加，即可求得相應(yīng)的十六進(jìn)制數(shù)。例如(1110101.1101)2=(75.D)16返回上一頁(yè)第十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)②八進(jìn)數(shù)制的數(shù)碼有八個(gè)，它們是。，1,2,3,4,5,6,7，任何一位計(jì)數(shù)到八時(shí)則向高位進(jìn)一，其進(jìn)位規(guī)則為“逢八進(jìn)一”。任一個(gè)整數(shù)位數(shù)為n，小數(shù)位數(shù)為m，的八進(jìn)制數(shù)(N)8，按權(quán)展開(kāi)式為式中，n和m均為正整數(shù);ci為第i位的權(quán)。取值為0一7中的任何一個(gè);8i為第i位的權(quán)。返回上一頁(yè)（14.4）第十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)例如，一個(gè)八進(jìn)制數(shù)(127.3)8之值為

(127.3)8=1x82+2x81+7x80+3x8-1=64+16+7+0.375=(87.375)，。由二進(jìn)制數(shù)轉(zhuǎn)變?yōu)榘诉M(jìn)制數(shù)也十分簡(jiǎn)便，只要將二進(jìn)制數(shù)以小數(shù)點(diǎn)為基準(zhǔn)，向左、向石每3位為一組，不滿3位時(shí)以零補(bǔ)足，每組中按權(quán)相加，即可求得相應(yīng)的八進(jìn)制數(shù)。例如

(001011100.010)2=(134.2)8為便于對(duì)照，將二進(jìn)制、十進(jìn)制、八進(jìn)制和十六進(jìn)制之間的關(guān)系列舉于如表14.1所示。返回上一頁(yè)第十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.1幾種數(shù)制之間關(guān)系對(duì)照表返回第二十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)此外，可以用后綴字母來(lái)區(qū)分不同進(jìn)制的數(shù)據(jù)，十進(jìn)制數(shù)用后綴字母D表示，但可忽略不寫(xiě);二進(jìn)制數(shù)用后綴字母B表示;十六進(jìn)制數(shù)用后綴字母H表示;八進(jìn)制數(shù)用后綴字母Q表示。

4)十進(jìn)制數(shù)向二進(jìn)制數(shù)的轉(zhuǎn)換十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)時(shí)，要將十進(jìn)制數(shù)的整數(shù)和小數(shù)部分分別轉(zhuǎn)換，然后再合并起來(lái)。(1)整數(shù)部分的轉(zhuǎn)換。對(duì)十進(jìn)制數(shù)的整數(shù)部分“除2取余，倒序排列”直至商為0時(shí)即為二進(jìn)制數(shù)的整數(shù)部分。例如，將(84)10化為二進(jìn)制數(shù)。返回上一頁(yè)第二十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)返回上一頁(yè)下一頁(yè)第二十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)(2)小數(shù)部分的轉(zhuǎn)換。對(duì)十進(jìn)制數(shù)的小數(shù)部分，可用“乘2取整，順序排列”直至乘積的小數(shù)部分為0(或達(dá)到某一精度)為止，即得到二進(jìn)制數(shù)的小數(shù)部分。例如，將(0.6875)10化為二進(jìn)制數(shù)。返回下一頁(yè)上一頁(yè)第二十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)將上述兩部分合起來(lái)，則(84.6875)10=1010100.1011)2。2.碼制碼制是編碼制度的簡(jiǎn)稱。人們?cè)诮粨Q信息時(shí)，可通過(guò)一定的信號(hào)或符號(hào)來(lái)進(jìn)行。這些信號(hào)或符號(hào)的真正含義是人們預(yù)先約定而賦予的。同一個(gè)信號(hào)或符號(hào)，由于約定不同其含義也不同。利用數(shù)碼作為某一特定信息的代號(hào)稱為代碼。數(shù)字系統(tǒng)中的信息代碼可分為兩類(lèi):一類(lèi)為數(shù)值碼，另一類(lèi)為文字符號(hào)碼(包括控制符)。用若干位0和1組成一個(gè)二進(jìn)制數(shù)碼組，并約定它代表某一數(shù)值或文字信息，稱為二進(jìn)制“編碼”。若用二進(jìn)制碼代表十進(jìn)制數(shù)，則稱為BCD碼，即二一十進(jìn)制碼。返回上一頁(yè)第二十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)編碼的方法很多，就BCD碼而言，也有多種。由于十進(jìn)制數(shù)共有0,1,2,…，9等10個(gè)數(shù)碼，因此，至少需要4位二進(jìn)制碼才能表示1位十進(jìn)制數(shù)。但4位二進(jìn)制碼共有24=16種狀態(tài)碼，在16種代碼中，可以任選10種來(lái)表示10個(gè)十進(jìn)制數(shù)碼，所以有許多種方案，常用BCD碼如表14.2所示。返回上一頁(yè)第二十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.2常用BCD碼對(duì)照表返回第二十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)其中，8421BCD碼是日前數(shù)字系統(tǒng)和微型計(jì)算機(jī)中應(yīng)用最多的BCD碼。它的每一位數(shù)都有固定的權(quán)值，并與自然二進(jìn)制數(shù)的權(quán)值相同，所以8421BCD碼又稱為自然權(quán)BCD碼其編碼方法簡(jiǎn)單、自然，便于掌握?？吹揭粋€(gè)十進(jìn)制數(shù)后很容易寫(xiě)出它的編碼式。例如:(75.69)10的8421編碼為

75690111010101101001即(75.69)10=(0110101.01101001）8421碼，如果設(shè)8421碼的4位編碼為A3A2A1A0它所代表的一位十進(jìn)制數(shù)X為X=8xA3+4xA2+2xA1+1xA0(14.5)返回上一頁(yè)第二十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)14.2.2邏輯代數(shù)的基本運(yùn)算1.基本邏輯在二值邏輯中，最基本的邏輯有三種:與邏輯、或邏輯、非邏輯。1)與邏輯日常生活中，在分析某一事件發(fā)生的因果關(guān)系時(shí)，如果決定某事件的所有條件都滿足時(shí)，該事件才會(huì)發(fā)生。否則，該事件不會(huì)發(fā)生。把這種因果關(guān)系稱之為與邏輯關(guān)系，簡(jiǎn)稱為與邏輯。例如，開(kāi)關(guān)接通是燈亮的條件，圖14.2(a)中有兩個(gè)開(kāi)關(guān)S1、S2控制一個(gè)燈的亮或不亮。其狀態(tài)如圖14.2(h)所示只有當(dāng)S1、S2都接通時(shí)，燈才亮，這就是與邏輯。返回上一頁(yè)第二十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.2與邏輯返回第二十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)2)或邏輯如果將兩個(gè)開(kāi)關(guān)S1、S2改接成圖14.3(a)所示的形式，其工作狀態(tài)如圖14.3(b)所示。很顯然，兩個(gè)開(kāi)關(guān)中只要有一個(gè)接通燈就會(huì)亮。它們的因果關(guān)系是:只要在決定事件的各種條件中，有一個(gè)或幾個(gè)條件滿足時(shí)，該事件就會(huì)發(fā)生。這種因果關(guān)系就稱為或邏輯。返回上一頁(yè)第三十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.3或邏輯返回第三十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)3)非邏輯圖14.4(a)所示電路，當(dāng)開(kāi)關(guān)S接通時(shí)，燈滅，反之，當(dāng)S斷開(kāi)時(shí)，燈亮。開(kāi)關(guān)接通是燈滅的條件。在該電路中，當(dāng)事件發(fā)生的條件滿足時(shí)，事件不會(huì)發(fā)生;反之，事件發(fā)生的條件不滿足時(shí)，事件發(fā)生。這種因果關(guān)系就稱為非邏輯。圖14.4(b)為非邏輯功能表。返回上一頁(yè)第三十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.4非邏輯返回第三十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)在邏輯代數(shù)中，用字母A,B,C…表示邏輯變量，在二值邏輯中，這些邏輯變量的取值只能是1或0，它代表不同的邏輯狀態(tài)。如果用A,B作為S1、S2的狀態(tài)變量，取值1表示接通，取值0表示滅,這樣與、或、非三種基本邏輯關(guān)系可用圖14.5來(lái)表示。這種圖表稱為邏輯真值表，簡(jiǎn)稱真值表這三種基本邏輯關(guān)系，可以用數(shù)學(xué)表示式來(lái)描述。與邏輯為

F=A·B(14.6)在邏輯代數(shù)中，將與邏輯稱為與運(yùn)算或邏輯乘。“·”為邏輯乘的運(yùn)算符，在不致混淆時(shí)，可省掉“·”，寫(xiě)成F=AB。返回上一頁(yè)第三十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.5基本邏輯真值表返回第三十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)返回或邏輯為

F=A+B(14.7)在邏輯代數(shù)中，將或邏輯稱為或運(yùn)算或者邏輯加。“+”為邏輯加的運(yùn)算符非邏輯:F=A(14.8)在邏輯代數(shù)中，A讀作“A非”或“非A"。上一頁(yè)第三十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)在數(shù)字邏輯電路中，采用一些國(guó)家規(guī)定的邏輯圖形符號(hào)表示基本邏輯關(guān)系，如圖14.6所示。同時(shí)這些邏輯符號(hào)也用來(lái)表示能夠?qū)崿F(xiàn)基本邏輯關(guān)系的邏輯門(mén)電路。能夠?qū)崿F(xiàn)與邏輯的基本單元電路稱做與門(mén)，實(shí)現(xiàn)或邏輯的基本單元電路稱做或門(mén)，實(shí)現(xiàn)非邏輯的基本單元電路稱做非門(mén)(或稱反相器)。返回上一頁(yè)第三十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.6基本邏輯的邏輯符號(hào)返回第三十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)2.基本邏輯運(yùn)算邏輯代數(shù)中基本運(yùn)算有三種:邏輯加、邏輯乘和邏輯非1)邏輯加(或運(yùn)算)F=A+B邏輯加的含義是A或者B只要有一個(gè)為1，則函數(shù)值F就是1。它表示或的邏輯關(guān)系電路上可由或門(mén)來(lái)實(shí)現(xiàn)邏輯加運(yùn)算，其運(yùn)算規(guī)則為A+0=AA+A=AA+1=1（14.9)返回上一頁(yè)第三十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)2)邏輯乘(與運(yùn)算)F=A·B邏輯乘的含義為只有A和B都為1時(shí)，函數(shù)值F才為1。它表示與邏輯的關(guān)系，可由與門(mén)電路來(lái)實(shí)現(xiàn)邏輯乘，它的運(yùn)算規(guī)則為A·1=AA·A=AA·0=0（14.10）返回上一頁(yè)第四十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)3)邏輯非(非運(yùn)算)F=A邏輯非的含義是函數(shù)值為輸入變量的非(反)，可由非門(mén)電路來(lái)實(shí)現(xiàn)非運(yùn)算，其運(yùn)算規(guī)則為A=AA+A=1A·A=0(l4.ll)返回上一頁(yè)第四十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)4)復(fù)合邏輯運(yùn)算在邏輯代數(shù)中，除基本的與、或、非三種運(yùn)算外，經(jīng)常采用一些復(fù)合邏輯運(yùn)算。(1)與非運(yùn)算是先“與”后“非”，可用與非門(mén)電路來(lái)實(shí)現(xiàn)。其表達(dá)式為

F=A·B(14.12)與非門(mén)的邏輯符號(hào)和真值表如圖14.7表示。(2)或非運(yùn)算是先“或”后“非”，可用或非門(mén)電路來(lái)實(shí)現(xiàn)。其表達(dá)式為

F=A+B(14.13)或非門(mén)的邏輯符號(hào)及真值表如圖14.8所示。返回上一頁(yè)第四十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.7與非門(mén)的邏輯符號(hào)及真值表返回第四十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.8或非門(mén)邏輯符號(hào)及真值表返回第四十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)(3)與或非運(yùn)算，這種復(fù)合運(yùn)算是先“與”后“或”，然后再“非”。其表達(dá)式為

F=A·B+C·D(14.14)通?？捎脤?zhuān)門(mén)的“與或非”門(mén)來(lái)實(shí)現(xiàn)。與或非門(mén)的邏輯符號(hào)如圖14.9所示，其真值表示如表14.3所示。返回上一頁(yè)第四十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.9與或非門(mén)邏輯符號(hào)返回第四十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.3兩輸入與或非門(mén)真值表返回第四十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)(4)異或運(yùn)算或同或運(yùn)算，在只有兩個(gè)輸入變量的門(mén)電路中，當(dāng)兩個(gè)變量A和B取值不同時(shí)，輸出為1,否則，輸出為0。這種邏輯運(yùn)算稱異或運(yùn)算，其表達(dá)式為F=A

B=AB+AB(14.15)式中“”為異或運(yùn)算符，讀作“異或”如果兩個(gè)變量A和B取值相同時(shí)，輸出為1;取值不同時(shí)，輸出為0。這種邏輯運(yùn)算稱做同或運(yùn)算，其表達(dá)式為F=A⊙B=A·B+A·B(14.16)式中，"⊙”是同或運(yùn)算符，讀作“同或”。異或和同或的邏輯符號(hào)如圖14.10所示，其真值表如表14.4和表14.5所示。返回上一頁(yè)第四十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.10異或及同或邏輯符號(hào)返回第四十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.4異或門(mén)真值表返回第五十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.5同或門(mén)真值表返回第五十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)可見(jiàn)，同或與異或邏輯正好相反，因此有:A⊙B=AB(14.17)AB=A⊙B(14.18)有時(shí)也可以將同或邏輯稱做“異或非”邏輯返回上一頁(yè)第五十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)下一頁(yè)3.邏輯函數(shù)及真值表1)邏輯函數(shù)在以上討論基本邏輯運(yùn)算的過(guò)程中，可以發(fā)現(xiàn)，一個(gè)邏輯電路中若干個(gè)輸入量與輸出量之間，存在著某種固定的關(guān)系，這種關(guān)系稱為函數(shù)關(guān)系。在邏輯代數(shù)中，若對(duì)于邏輯變量A,B,C…的任一組確定的取值，變量F都有唯一確定的值與之相對(duì)應(yīng)，則定義F為A,B,C…的邏輯函數(shù)，并記作:F=f(A，B，C…)(14.19)返回上一頁(yè)第五十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.2邏輯代數(shù)基礎(chǔ)2)真值表將邏輯變量一切可能的取值組合與相應(yīng)的邏輯函數(shù)取值一一對(duì)應(yīng)，以0、1賦值，列成表格，這種表格稱做真值表。列表時(shí)，為了避免遺漏，邏輯變量的取值組合應(yīng)按照二進(jìn)制計(jì)數(shù)法由0-2n-1順序列出。;n為邏輯變量的個(gè)數(shù)。真值表列舉了邏輯函數(shù)與邏輯變量的全部對(duì)應(yīng)關(guān)系，對(duì)于任何邏輯函數(shù)來(lái)說(shuō)，其真值表具有唯一性。所以當(dāng)任何兩個(gè)邏輯函數(shù)G和F具有相同的邏輯變量時(shí)，盡管表達(dá)式各不相同，只要真值表相同，便可證明G=F。因此，用真值表檢查邏輯函數(shù)是否相等，簡(jiǎn)便易行，直接了當(dāng)。返回上一頁(yè)第五十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)14.3.1二極管與門(mén)圖14.11(a)是二極管與門(mén)電路，它是利用二極管的鉗位作用實(shí)現(xiàn)“與”邏輯的。由圖14.11(h)可知，當(dāng)A點(diǎn)電位為0V時(shí)，二極管D正向?qū)ǎ僭O(shè)二極管管壓降為0.7V，則F點(diǎn)電位被鉗位在0.7V，與OV統(tǒng)屬低電平范圍。下面分析二極管與門(mén)在不同輸入時(shí)，輸出的情況。返回第五十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.11二極管與門(mén)返回第五十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)(1)A,B,C輸入均為高電平，UA=UB=UC=3V，二極管D1,D2,D3均導(dǎo)通，則輸出電壓UF=3V+0.7V，為高電平。(2)當(dāng)A,B,C輸入中有一個(gè)以上為低電平時(shí)，例如UA=0V，則二極管D1優(yōu)先導(dǎo)通，出端F被鉗位在0.7V，其余輸入高電平的二極管D2、D3受反向電壓作用而截止，因此輸出UF=0.7V，為低電平。推而廣之，三個(gè)輸入端均為低電平，輸出亦為低電平。將上列輸出與輸入各種情況列成表，如表14.6所示，此表稱為電平真值表。取高電平為邏輯1，低電平為邏輯0,即將輸入、輸出關(guān)系用0,1表示，即得邏輯真值表，如表14.7所示。返回上一頁(yè)第五十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.6與門(mén)的電平真值表返回第五十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.7與門(mén)的邏輯真值表返回第五十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)表14.7列出了所有各種輸入組合所對(duì)應(yīng)的輸出值，它清楚地表明只有當(dāng)A=B=C=1時(shí)，F(xiàn)為1，其他情況F均為0，從邏輯功能看，這就是與關(guān)系，則F=A·B·C，簡(jiǎn)寫(xiě)成F=ABC，圖14.11(c)為該與門(mén)的邏輯符號(hào)。14.3.2二極管或門(mén)圖14.12(a)為二極管或門(mén)電路。下血仍分別討論各種輸入時(shí)的輸出情況。為簡(jiǎn)單計(jì)，不考慮二極管導(dǎo)通時(shí)的壓降。(1)A,B,C都為0V,D1,D2,D3都導(dǎo)通，UF被鉗位在0V,輸出為低電平。返回上一頁(yè)第六十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)(2)A,B,C中有一個(gè)高電平，其余為低電平，例如UA=3V,UB=UC=OV，因?yàn)槎O管D1所受的正向電壓較大，優(yōu)先導(dǎo)通，使UF鉗位在3V。這樣D2,D3由于承受反向偏壓而截止，輸出為高電平。推而廣之，輸出中有兩個(gè)或三個(gè)均為高電平，輸出亦為高電平表14.8列出此電路的電平真值表，表14.9列出了邏輯真值表。由表14.9不難看出，此電路具有或邏輯功能，則F=A+B+C，圖14.12(b)為該或門(mén)的邏輯符號(hào)。返回上一頁(yè)第六十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.8或門(mén)電平真值表返回第六十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.9或門(mén)邏輯真值表返回第六十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.12二極管或門(mén)返回第六十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)14.3.3三極管非門(mén)圖14.13(a)為三極管非門(mén)電路，實(shí)際上是一個(gè)三極管反相器，只要電路參數(shù)選擇合適，滿足反相器的截止、飽和條件時(shí)，輸入低電平，三極管截止，輸出為高電平;輸入為高電平，三極管飽和，輸出為低電平。電容C，為加速電容，用于提高三極管的開(kāi)關(guān)速度。圖14.13(h)為非門(mén)邏輯符號(hào)。表14.10為非門(mén)邏輯真值表。返回上一頁(yè)第六十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.13非門(mén)返回第六十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.10非門(mén)的邏輯真值表返回第六十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)14.3.4與非門(mén)、或非門(mén)與門(mén)的輸出端接一個(gè)非門(mén)，便構(gòu)成了與非門(mén)。圖14.14(a)是由二極管與門(mén)和三極管非門(mén)構(gòu)成的與非門(mén)電路，14.14(b))為三輸入與非門(mén)的邏輯門(mén)符號(hào)該與非門(mén)邏輯表達(dá)式為

F=ABC與非門(mén)邏輯關(guān)系總結(jié)為“見(jiàn)0得1，全1得0”。同理，或門(mén)的輸出端接一個(gè)非門(mén)，便構(gòu)成了或非門(mén)或非門(mén)的邏輯關(guān)系總結(jié)為“見(jiàn)1得0，全0得1”。返回上一頁(yè)第六十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.14二極管一份極管

與非門(mén)及其邏輯符號(hào)返回第六十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)14.3.5集成與非門(mén)1.數(shù)字集成電路簡(jiǎn)介前面采用了分立元件門(mén)電路介紹基本邏輯門(mén)的工作原理，實(shí)際上，由于集成電路具有下作可靠、開(kāi)關(guān)速度快、便于微型化等優(yōu)點(diǎn)，分立元件門(mén)電路已逐漸被淘汰，各種數(shù)字器件已普遍采用集成電路。返回上一頁(yè)第七十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)集成電路按集成度可分為4個(gè)等級(jí)。通常認(rèn)為一個(gè)芯片上集成不足10個(gè)邏輯門(mén)的稱為小規(guī)模集成電路（SSI）；10-100個(gè)邏輯門(mén)的為中規(guī)模集成電路（MSI）；100-1000個(gè)邏輯門(mén)的為大規(guī)模集成電路（LSI）；1000個(gè)以上的為超大規(guī)模集成電路（VLSI）。常用的中、小規(guī)模數(shù)字集成電路主要是TTL電路和CMOS電路。TTL電路發(fā)展早，工藝成熟，品種全，產(chǎn)量大，價(jià)格低。CMOS電路集成度高，功耗低，電源電壓范圍為3V-18V，抗干擾能力強(qiáng)，各種中、大規(guī)模集成電路大多采用CMOS電路。這里只簡(jiǎn)單介紹TTL與非門(mén)和CMOS與非門(mén)。返回上一頁(yè)第七十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)

2.TTL與非門(mén)TTL與非門(mén)是數(shù)字集成電路中最基本的單元電路，用它可以構(gòu)成各種基本的或組合的邏輯電路圖14.15(a)是TTL與非門(mén)的簡(jiǎn)化電路，由兩個(gè)三極管T1,T2組成。T1有四個(gè)發(fā)射極，稱為多發(fā)射極三極管。將它的集電結(jié)看成一個(gè)二極管，而多個(gè)發(fā)射結(jié)看成是與集電結(jié)背向連接的幾個(gè)二極管，如圖14.15(b)所示。返回上一頁(yè)第七十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.15TTL與非門(mén)的簡(jiǎn)化電路返回第七十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)當(dāng)輸入端全為高電平時(shí)，電源通過(guò)R1與T1的集電結(jié)給T2提供基極電流，使T2飽和導(dǎo)通，輸出端為低電平。此時(shí)T1的各發(fā)射結(jié)均反向偏置，基極電位Vb1是T1集電結(jié)與T2發(fā)射結(jié)的正向壓降之和，約為1.4V。當(dāng)輸入端至少有一個(gè)為低電平時(shí)，T1的基極B1與輸入為低電平的發(fā)射極之間的PN結(jié)正向?qū)?，電流將通過(guò)R1流向該P(yáng)N結(jié)，使T1的基極電位VB1被鉗位在0.7V左右，使T2截止，輸出為高電平。即實(shí)現(xiàn)了輸入、輸出間的與非邏輯關(guān)系。返回上一頁(yè)第七十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)TTL與非門(mén)的外形結(jié)構(gòu)通常為雙列直插式，圖14.16為CT4020雙四輸入與非門(mén)的引腳排列圖。按圖所示，引腳排列順序是左下腳為第1腳，按逆時(shí)針?lè)较蛞来螢?,3,…，14腳。其中第14腳接電源+5V,7腳接地，輸出高電平大于+3.2V，輸出低電平小于+0.35V。在使用TTL與非門(mén)時(shí)，對(duì)多余的輸入端應(yīng)懸空、接高電平，或輸入端并接使用。若是TTL或非門(mén)，對(duì)多余的輸入端應(yīng)接低電平，或并接使用。返回上一頁(yè)第七十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.16CT4020雙四輸人

與非門(mén)引腳排列返回第七十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)3.CMOS與非門(mén)圖14.17是具有兩個(gè)輸入端的CMOS與非門(mén)電路，其中T1,T2是并聯(lián)的兩個(gè)PMOS管，T3,T4是串聯(lián)的兩個(gè)NMOS管。并聯(lián)管T1,T2的柵極分別與串聯(lián)管T3,T4的柵極相連后作為輸入端根據(jù)管子的導(dǎo)通條件可以看出:當(dāng)輸入端A、B,全為1時(shí)，T3,T4導(dǎo)通，T1,T2截止，這時(shí)輸出為0當(dāng)輸入端至少有一個(gè)為0時(shí)，則與之相應(yīng)的串聯(lián)管截止，并聯(lián)管導(dǎo)通，這時(shí)輸出為1。因此電路的輸入、輸出為與非邏輯關(guān)系。使用CMOS門(mén)電路時(shí)應(yīng)注意:對(duì)于與非門(mén)的多余輸入端不能懸空處理，只能接高電平或并接使用，對(duì)于或非門(mén)的多余輸入端應(yīng)接低電平或并接使用。返回上一頁(yè)第七十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.17CMOS與非門(mén)電路返回第七十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)4.三態(tài)門(mén)三態(tài)門(mén)除有0和1兩種狀態(tài)外，還有一個(gè)高阻狀態(tài)，即為第三態(tài)。圖14.18是三態(tài)門(mén)的原理圖和邏輯符號(hào)。原理圖14.18(a）)中，除輸入端A,輸出端F之外，還有一個(gè)第三態(tài)控制端E。當(dāng)控制端E=0時(shí)，三極管T1截止，A’點(diǎn)電位等于A點(diǎn)電位與二極管D正向壓降(約0.7V)之和，F(xiàn)點(diǎn)電位則為A’點(diǎn)電位與三極管T2發(fā)射結(jié)壓降(約0.7V)之差。則A=0，UA=OV時(shí)，UA’=0.7V,UF=OV，

F=0,A=1,UA=3V時(shí),U’A=3.7V,UF=3V,F=1，返回上一頁(yè)第七十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.18三態(tài)門(mén)返回第八十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路下一頁(yè)即F=A,A端信號(hào)可順利傳至F端，稱為選通狀態(tài)。當(dāng)E=1時(shí)，T1飽和導(dǎo)通，A’點(diǎn)電位近似為0V,T2截止，A端輸入信號(hào)被隔斷。輸出端F與電源UCC地都隔絕，處于高阻狀態(tài)，稱為阻塞狀態(tài)。三態(tài)門(mén)邏輯真值表如表14.11所示。由于電路結(jié)構(gòu)不同，有的三態(tài)門(mén)在控制端為高電平有效，低電平時(shí)處于高阻狀態(tài)，其邏輯真值表如表14.12所示，邏輯符號(hào)如圖14.19所示。注意圖14.19與圖14.18(b)的區(qū)別。返回上一頁(yè)第八十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.11三態(tài)門(mén)邏輯真值表返回第八十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.12三態(tài)門(mén)邏輯真值表返回第八十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.19控制端高電平有效的

份態(tài)門(mén)邏輯符號(hào)返回第八十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.3基本邏輯門(mén)電路三態(tài)門(mén)廣泛用于信號(hào)傳輸和計(jì)算機(jī)總線結(jié)構(gòu)中。現(xiàn)舉一個(gè)簡(jiǎn)單應(yīng)用實(shí)例—用三態(tài)門(mén)組成的兩路數(shù)據(jù)選擇器，如圖14.20所示E=1時(shí)，C2為高阻狀態(tài)，C1打開(kāi)，F(xiàn)=A，E=0時(shí)，G1處于高阻狀態(tài)，G2打開(kāi)，F(xiàn)=B。因此，適當(dāng)選擇E端電平，可選通A路，阻塞B路?；蜻x通B路，阻塞A路。返回上一頁(yè)第八十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.20兩路數(shù)據(jù)選擇器返回第八十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)所謂組合邏輯電路是指這樣一種電路，它在任意時(shí)刻的輸出，僅取決于該時(shí)刻輸入信號(hào)X1，X2…,Xn邏輯取值的組合，而與信號(hào)作用前電路原來(lái)所處的狀態(tài)無(wú)關(guān)。它的框圖如圖14.21所示。返回第八十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.21組合邏輯電路框圖返回第八十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)14.4.1編碼器用若干位二進(jìn)制代碼，按一定規(guī)律排列在一起，組成不同的碼字，并且賦予每個(gè)碼字以固定的含義，如表示十進(jìn)制數(shù)、字符等，稱為編碼。完成編碼工作的數(shù)字電路稱為編碼器一般編碼器有M個(gè)輸入端，N個(gè)輸出端，在任意時(shí)刻只有一個(gè)輸入端為1，其余均為0(或者反過(guò)來(lái)，只有一個(gè)輸入端為0，其余均為1)，而N個(gè)輸出則構(gòu)成與該輸入相對(duì)應(yīng)的碼字。N與M的關(guān)系是:2N≥M返回上一頁(yè)第八十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)圖14.22為741488線一3線優(yōu)先編碼器。所謂優(yōu)先是指編碼器輸入信號(hào)中同時(shí)多個(gè)輸入有效電平時(shí)，只會(huì)對(duì)優(yōu)先權(quán)高的輸入信號(hào)進(jìn)行編碼。當(dāng)輸入數(shù)據(jù)線IN0-IN7中某一輸入端為低電平時(shí)，則在輸出端Y2、Y1

、Y0得到的二進(jìn)制編碼的反碼。換言之，輸入、輸出均為低電平有效，而且當(dāng)輸入中有多個(gè)為低電平時(shí)，則只對(duì)其最高位編碼。表14.13為8線一3線優(yōu)先編碼器的真值表。返回上一頁(yè)第九十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.22741488線一3線

優(yōu)先編碼器返回第九十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.138線一3線

優(yōu)先編碼器真值表返回第九十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)74148編碼器除基本輸入、輸出端以外，還有使能輸入端ST，使能輸出端YS和優(yōu)先標(biāo)志YEX端，并且，只有當(dāng)ST為低電平時(shí)，電路方能工作，根據(jù)數(shù)據(jù)線中為低電平的高位線進(jìn)行編碼，輸出對(duì)應(yīng)數(shù)的反碼。編碼器工作時(shí)，使能輸出端YS為高電平，優(yōu)先標(biāo)志YEX為低電平。返回上一頁(yè)第九十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)利用使能端ST,YS可將多塊編碼器連起來(lái)，以打一展其線數(shù)。例如用兩塊74148可以實(shí)現(xiàn)16線一4線編碼器此外，典型的編碼器還有BCD編碼器，常用的有CT340,CT4147,CC40417，這些都是具有高位優(yōu)先編碼功能的8421BCD編碼器。14.4.2譯碼器譯碼是編碼的逆過(guò)程，它把編碼信號(hào)轉(zhuǎn)換為數(shù)據(jù)線上的狀態(tài)。圖14.23是譯碼器框圖，輸入信號(hào)有N個(gè)，N個(gè)信號(hào)共同表示輸入為某種編碼，輸出信號(hào)有M個(gè)，當(dāng)在輸入端出現(xiàn)某種編碼時(shí)，譯碼后，相應(yīng)的一個(gè)輸出端為高電平，而其余的輸出端為低電平(或相反)。返回上一頁(yè)第九十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.23譯碼器框圖返回第九十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)顯然M≤2N。當(dāng)M<2N時(shí)，稱為部分譯碼。1.二進(jìn)制譯碼器當(dāng)M=2N，每個(gè)輸出對(duì)應(yīng)輸入的一種編碼狀態(tài)時(shí)，這種譯碼器稱為二進(jìn)制譯碼器。圖14.24為中規(guī)模集成的74LS1383線一8線譯碼器。表14.14為74LS138的功能表。返回上一頁(yè)第九十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.2474LS1383線

一8線譯碼器返回第九十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.1474LS138功能表返回第九十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)圖14.24中STA,STB,STC端為譯碼器的使能端，當(dāng)使能端有效時(shí)(STA=1,STB=STC=0)，將根據(jù)輸入線A2,A1,A0代碼的取值組合，使輸出中只有一個(gè)低電平。只要有一使能端為無(wú)效電平時(shí)，譯碼器將都輸出無(wú)效電平，即不能正常譯碼。74LS138譯碼器在微機(jī)系統(tǒng)中常用作存儲(chǔ)器或I/0接口芯片的地址譯碼器。返回上一頁(yè)第九十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)上一頁(yè)返回2.BCD數(shù)碼顯示譯碼器/驅(qū)動(dòng)器在數(shù)字系統(tǒng)中常常需要將測(cè)量或處理的結(jié)果直接顯示成十進(jìn)制數(shù)字。為此，首先將以BCD碼表示的結(jié)果，送譯碼器譯碼，用它的輸出去驅(qū)動(dòng)顯示器件。由于顯示器件的工作方式不同，對(duì)譯碼器的要求也就不同，譯碼器的電路也不同。下血以筆畫(huà)式顯示器件為例，介紹BCD數(shù)碼顯示譯碼器/驅(qū)動(dòng)器。筆畫(huà)式顯示器件有七個(gè)(或八個(gè)，包括小數(shù)點(diǎn)在內(nèi))發(fā)光段，用不同的發(fā)光段組成要顯示的數(shù)0一9或其他符號(hào)。屬于這類(lèi)器件的有熒光數(shù)碼管(見(jiàn)圖14.25(a))、發(fā)光二極管（LED）見(jiàn)圖14.25(b)和液晶顯示器件(見(jiàn)圖14.25(c))。第一百頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.25由七個(gè)發(fā)光段顯的圖形返回第一百零一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)

這種筆畫(huà)式顯示器件，可以是共陰極的，也可以是共陽(yáng)極的。圖14.26(a)表示七段譯碼器/驅(qū)動(dòng)器與熒光數(shù)碼管的連接方式，圖14.26(b)表示匕段譯碼器/驅(qū)動(dòng)器與共陰極的筆畫(huà)式顯示器件的連接方式。當(dāng)顯示器件是共陰極的，相應(yīng)的陽(yáng)極段為高電平時(shí)，則該段發(fā)光，顯然，這時(shí)要求譯碼器/驅(qū)動(dòng)器輸出為高電平。如果顯示器件為共陽(yáng)極的，則要求譯碼器/驅(qū)動(dòng)器輸出低電平，各顯示段才發(fā)光顯示。返回上一頁(yè)第一百零二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.26七段譯碼器/驅(qū)動(dòng)器與顯示器件之連接返回第一百零三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)

圖14.27(a)為7448BCD數(shù)碼顯示譯碼器/驅(qū)動(dòng)器的引腳圖。表14.15為7448BCD數(shù)碼七段譯碼器/驅(qū)動(dòng)器真值表。

7448BCD數(shù)碼匕段譯碼器/驅(qū)動(dòng)器輸出高電平有效，內(nèi)部有上拉電阻，可直接驅(qū)動(dòng)共陰極的發(fā)光二極管或燈緩沖器。返回上一頁(yè)第一百零四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.277448、7447BCD數(shù)碼七段譯碼器/驅(qū)動(dòng)器返回第一百零五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.157448BCD數(shù)碼七段譯碼器/驅(qū)動(dòng)器真值表返回第一百零六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路下一頁(yè)14.4.3基本運(yùn)算電路加法器是運(yùn)算器的基礎(chǔ)，在簡(jiǎn)單的計(jì)算機(jī)中，數(shù)的加、減、乘、除都是通過(guò)加法器來(lái)實(shí)現(xiàn)的，日前整個(gè)運(yùn)算器包括加法器都已集成化了。1.半加器不考慮低位輸入的進(jìn)位，而只考慮本位兩數(shù)相加，稱半加，實(shí)現(xiàn)半加運(yùn)算的電路稱為半加器。設(shè)兩數(shù)為A,B，相加后有半加和S和進(jìn)位C。根據(jù)兩數(shù)相加情況，可列出真值表，如表14.16所示。圖14.28(a),(b)分別為半加器的邏輯電路圖和邏輯符號(hào)。返回上一頁(yè)第一百零七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.16半加器真值表返回第一百零八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.28半加器返回第一百零九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.4組合邏輯電路

2.全加器兩個(gè)數(shù)An,Bn相加時(shí)，如考慮低位來(lái)的進(jìn)位Cn-1，則稱為全加，實(shí)現(xiàn)全加運(yùn)算的電路稱為全加器。全加器共有三個(gè)輸入端式、An、Bn、Cn-1兩個(gè)輸出端Sn、Cn。圖14.29為全加器邏輯電路圖與邏輯符號(hào)。表14.17為全加器的邏輯真值表。利用全加器可實(shí)現(xiàn)多位二進(jìn)制數(shù)的加法。返回上一頁(yè)第一百一十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.17全加器真值表返回第一百一十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.29全加器返回第一百一十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.5集成觸發(fā)器下一頁(yè)

圖14.30是基本RS觸發(fā)器的邏輯圖和邏輯符號(hào)，它由兩個(gè)與非門(mén)A、B互相交叉耦合組成，R、S是輸入端，Q、是輸出端。正常條件下，兩個(gè)輸出端總是一個(gè)為1，另一個(gè)為0，保持相反(互補(bǔ))狀態(tài)。通常規(guī)定正常條件下輸出端Q的狀態(tài)稱為觸發(fā)器的狀態(tài)。輸入端R稱為置0端或復(fù)位(Reset)端，S端稱為置1端或置位(Set)端。綜上分析，可列出基本RS觸發(fā)器的邏輯狀態(tài)如表14.18所示。返回第一百一十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.30基本RS觸發(fā)器返回第一百一十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.18基本RS觸發(fā)器狀態(tài)轉(zhuǎn)換真值表返回第一百一十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.5集成觸發(fā)器下一頁(yè)14.5.2同步RS觸發(fā)器

圖14.31是同步RS觸發(fā)器的邏輯電路及圖形符號(hào)，它由兩個(gè)與非門(mén)C、D作引導(dǎo)觸發(fā)門(mén)。

R、S為數(shù)據(jù)輸入端，CP端為時(shí)鐘脈沖輸入端，作為控制信號(hào)，又稱控制脈沖。RD、SD為直接置O或直接置1端，也稱它們?yōu)楫惒捷斎攵耍瑹o(wú)須時(shí)鐘脈沖配合，在RD端或SD端加低電平，將直接使觸發(fā)器復(fù)位或置1，主要用于設(shè)置觸發(fā)器的初始狀態(tài)值，平時(shí)不用時(shí)，應(yīng)懸空或加高電平。表14.19為同步RS觸發(fā)器的邏輯狀態(tài)轉(zhuǎn)換真值表，分析如下:返回上一頁(yè)第一百一十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.31同步RS觸發(fā)器返回第一百一十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.19同步RS觸發(fā)器狀態(tài)轉(zhuǎn)換真值表返回第一百一十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.5集成觸發(fā)器下一頁(yè)14.5.3主從型JK觸發(fā)器主從型JK觸發(fā)器的邏輯圖和邏輯符號(hào)如圖14.33所示。它由兩級(jí)同步RS觸發(fā)器組成，前級(jí)為主觸發(fā)器，后級(jí)為從觸發(fā)器，并將后級(jí)輸出反饋到前級(jí)輸入，以消除不定狀態(tài)。在兩級(jí)時(shí)鐘輸入端之間接一個(gè)非門(mén)，其作用是使主、從觸發(fā)器的時(shí)鐘脈沖極性相反。

JK角蟲(chóng)發(fā)器的邏輯狀態(tài)轉(zhuǎn)換真值如表14.20所示。返回上一頁(yè)第一百一十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.33主從型JK觸發(fā)器返回第一百二十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.20主從JK觸發(fā)器狀態(tài)轉(zhuǎn)換真值表返回第一百二十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.5集成觸發(fā)器14.5.4D觸發(fā)器

圖14.36是D觸發(fā)器的邏輯符號(hào)，D觸發(fā)器只有一個(gè)輸入控制端D,D觸發(fā)器的觸發(fā)方式屬邊沿觸發(fā)方式，且通常是上升沿觸發(fā)。

D觸發(fā)器的狀態(tài)只取決于CP上升沿(或下降沿)到來(lái)之前D輸入端狀態(tài)。表14.21為D觸發(fā)器狀態(tài)轉(zhuǎn)換真值表。返回上一頁(yè)第一百二十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.36D觸發(fā)器邏輯符號(hào)返回第一百二十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.21D觸發(fā)器狀態(tài)轉(zhuǎn)換真值表返回第一百二十四頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.6寄存器下一頁(yè)14.6.1寄存器圖14.38(a)、(b)所示為4位寄存器。圖14.38(a)所示電路由基本RS觸發(fā)器和與當(dāng)接收脈沖到來(lái)后，與非門(mén)開(kāi)啟，并根據(jù)輸入代碼D4D3D2D1而有不同的輸出。返回第一百二十五頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.38數(shù)碼寄存器返回第一百二十六頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.6寄存器14.6.2移位寄存器圖14.39所示為4位右移的移位寄存器，它由四個(gè)D觸發(fā)器組成。圖14.40所示為中規(guī)模集成的4位雙向通用寄存器74LS194A的引腳圖。此電路具有清零、左移、右移、并行輸入、禁止等功能，由方式控制位M1、M0決定，如表14.22所示。返回上一頁(yè)第一百二十七頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.39移位寄存器返回第一百二十八頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.404位雙向通用移位寄存器返回第一百二十九頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一表14.224位雙向通用移位寄存器功能表返回第一百三十頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一14.7計(jì)數(shù)器下一頁(yè)14.7.1二進(jìn)制計(jì)數(shù)器

圖14.41是由JK觸發(fā)器組成的4位二進(jìn)制計(jì)數(shù)器。由例14.4可知，JK觸發(fā)器作計(jì)數(shù)觸發(fā)器使用時(shí)，只要將J、K輸入端懸空(或接高電平)即可。當(dāng)J=K=1時(shí)，每來(lái)一個(gè)CP脈沖，觸發(fā)器就翻轉(zhuǎn)一次，實(shí)現(xiàn)了計(jì)數(shù)觸發(fā)。低位觸發(fā)器翻轉(zhuǎn)兩次即計(jì)兩個(gè)數(shù)就產(chǎn)生一個(gè)進(jìn)位脈沖。因此，高位觸發(fā)器的CP端接低位觸發(fā)器的Q輸出端。現(xiàn)結(jié)合波形圖14.42說(shuō)明4位二進(jìn)制計(jì)數(shù)器的工作過(guò)程。

圖14.43是用上升沿觸發(fā)的D觸發(fā)器構(gòu)成的4位二進(jìn)制計(jì)數(shù)器。其工作原理，由讀者自行分析。返回第一百三十一頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.41由JK觸發(fā)器組成的二進(jìn)制計(jì)數(shù)器返回第一百三十二頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.424位二進(jìn)制計(jì)數(shù)器波形圖返回第一百三十三頁(yè)，共一百五十一頁(yè)，編輯于2023年，星期一圖14.