第七講靜態(tài)時(shí)序邏輯電路

第七講靜態(tài)時(shí)序邏輯電路第一頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi時(shí)序邏輯電路兩種存儲(chǔ)機(jī)理：

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正反饋

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基于電荷組合邏輯寄存器輸出下一狀態(tài)CLKQD當(dāng)前狀態(tài)輸入第二頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi存儲(chǔ)機(jī)理靜態(tài)時(shí)序邏輯動(dòng)態(tài)時(shí)序邏輯第三頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi正反饋:雙穩(wěn)態(tài)電路Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1第四頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi亞穩(wěn)態(tài)(Meta-Stability)過渡區(qū)的增益應(yīng)當(dāng)大于1,AB為穩(wěn)態(tài)工作點(diǎn)，C為亞穩(wěn)態(tài)點(diǎn)觸發(fā)翻轉(zhuǎn)(寫入數(shù)據(jù))的方法：（1）切斷反饋環(huán)（采用Mux）（2）強(qiáng)制驅(qū)動(dòng)（正確設(shè)計(jì)尺寸）AVi1=Vo2Vi2=Vo1BC第五頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi存儲(chǔ)單元的實(shí)現(xiàn)方法與比較利用正反饋（再生）：靜態(tài)（雙穩(wěn)態(tài)）靜態(tài):信號可以“無限”保持魯棒性好:對擾動(dòng)不敏感對觸發(fā)脈沖寬度的要求:觸發(fā)脈沖的寬度須稍大于沿環(huán)路總的傳播時(shí)間，即兩個(gè)反相器平均延時(shí)的兩倍尺寸大,限制了在計(jì)算結(jié)構(gòu)如流水線式數(shù)據(jù)通路中的應(yīng)用利用電荷存儲(chǔ),動(dòng)態(tài)（要求定期刷新，要求從存儲(chǔ)電容中讀出信號時(shí)不會(huì)干擾所存儲(chǔ)的電荷，因此要求具有高輸入阻抗的器件）第六頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiLatch與RegisterLatch（以正電平敏感為例）當(dāng)時(shí)鐘是低電平時(shí)存儲(chǔ)（鎖存）數(shù)據(jù)DClkQDClkQRegister以上升沿觸發(fā)為例）,當(dāng)時(shí)鐘上升時(shí)存儲(chǔ)（存入）數(shù)據(jù).ClkClkDDQQ第七頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiLatch（鎖存器）電平靈敏（LevelSensitive）,不是邊沿觸發(fā)可以是正電平靈敏或負(fù)電平靈敏，當(dāng)時(shí)鐘為高電平（或低電平）時(shí)，輸入的任何變化經(jīng)過一段延遲就會(huì)反映在輸出端上有可能發(fā)生競爭(Race)現(xiàn)象，只能通過使時(shí)鐘脈沖的寬度小于（包括反相器在內(nèi)的）環(huán)路的傳播時(shí)間來避免。第八頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi正電平鎖存器與負(fù)電平鎖存器正電平鎖存器負(fù)電平鎖存器第九頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi基于Latch的設(shè)計(jì)舉例負(fù)(Negative)latch在φ=0時(shí)是透明的正（Positive）latch在φ=1時(shí)是透明的負(fù)Latch邏輯邏輯正Latchf第十頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi時(shí)序電路的時(shí)間參數(shù)tCLKtDtQDATASTABLEDATASTABLERegisterCLKDQ(1)建立（set-up)時(shí)間:tsu(2)維持（hold）時(shí)間:thold(3)時(shí)鐘至輸出（clk-q）時(shí)間（max）:tclk-q(4)時(shí)鐘周期：T(5)數(shù)據(jù)至輸出（d-q）時(shí)間（max）:td-qtsutholdTclk-q第十一頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiRegister時(shí)序參數(shù)注意當(dāng)數(shù)據(jù)的上升和下降時(shí)間不同的時(shí)候，延時(shí)將不同。第十二頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiRegister與latch的時(shí)序RegisterLatchClkDQtc2qClkDQtc2qtd2q第十三頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiLatch時(shí)序參數(shù)ClkDQ正電平Latch注意當(dāng)數(shù)據(jù)的上升和下降時(shí)間不同的時(shí)候，延時(shí)將不同。第十四頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi最高時(shí)鐘頻率但同時(shí)需要滿足:tcdreg+tcdlogic>tholdtcd:污染延時(shí)（contaminationdelay）=最小延時(shí)tclk-Q+tp,comb+tsetup≤TLOGICFF最高時(shí)鐘頻率需要滿足第十五頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi研究不同時(shí)刻（t1,t2）LOGICFFFFDQDQtclk-Q+tp,comb+tsetup≤T第十六頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi在同一時(shí)刻（t1）考慮holdtcdreg+tcdlogic>thold第十七頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi寫入（觸發(fā)）靜態(tài)Latch的方法：DCLKCLKDMUX實(shí)現(xiàn)弱反相器實(shí)現(xiàn)（強(qiáng)制寫入）(控制門可僅用NMOS實(shí)現(xiàn))以時(shí)鐘作為隔離信號,它區(qū)分了“透明”

（transparent）和“不透明”

（opaque）狀態(tài)第十八頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi基于Mux的Latch負(fù)（電平）latch(CLK=0時(shí)透明)CLK10DQ正（電平）latch(CLK=1時(shí)透明)0CLK1DQ第十九頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi基于（傳輸門實(shí)現(xiàn)的）Mux的LatchCLKCLKCLKDQ（1）尺寸設(shè)計(jì)容易（2）晶體管數(shù)目多（時(shí)鐘負(fù)載因而功耗大）第二十頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi基于（傳輸管實(shí)現(xiàn)）Mux的LatchNMOSonlyNon-overlappingclocks不重疊時(shí)鐘（1）僅NMOS實(shí)現(xiàn)，電路簡單，減少了時(shí)鐘負(fù)載（2）有電壓閾值損失（影響噪聲容限和性能，可能引起靜態(tài)功耗）CLKCLKCLKCLKQMQM第二十一頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi主從（Master-Slave）邊沿觸發(fā)寄存器時(shí)鐘為高電平時(shí)，主Latch維持，QM值保持不變，輸出值Q等于時(shí)鐘上升沿前的輸入D的值，效果等同于“正沿觸發(fā)”效果等同于“負(fù)沿觸發(fā)”的主從寄存器只需互換正Latch和負(fù)Latch的位置第二十二頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi傳輸門實(shí)現(xiàn)的正負(fù)latch實(shí)現(xiàn)MS寄存器基于傳輸門多路開關(guān)的latch對負(fù)Latch正Latch第二十三頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi建立時(shí)間、延遲時(shí)間和維持時(shí)間建立時(shí)間：I1+T1+I3+I2延遲時(shí)間：T3+I6維持時(shí)間：約為0第二十四頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiClk-Q的延時(shí)第二十五頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiSet-upTime的仿真過程VoltsTime(ns)DclkQQMI2outtsetup=0.21ns正常工作第二十六頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiSet-upTime的仿真VoltsTime(ns)DclkQQMI2outtsetup=0.20ns沒有正確觸發(fā)第二十七頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi減少時(shí)鐘負(fù)載的主從寄存器采用弱反相器可減少一個(gè)時(shí)鐘控制的傳輸門設(shè)計(jì)復(fù)雜性增加：尺寸設(shè)計(jì)要保證能強(qiáng)制寫入反相導(dǎo)通：當(dāng)T2導(dǎo)通時(shí)，第二個(gè)觸發(fā)器有可能通過傳輸門T2的耦合而影響第一個(gè)觸發(fā)器存儲(chǔ)的數(shù)據(jù)。第二十八頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi偽靜態(tài)鎖存器Clk為低時(shí)，為雙穩(wěn)態(tài)（靜態(tài)）Clk為高時(shí)，輸入值寫入并存放在內(nèi)部電容上（動(dòng)態(tài)）第二十九頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi非理想時(shí)鐘!clkclk理想時(shí)鐘!clkclk非理想時(shí)鐘clockskew1-1overlap0-0overlap第三十頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi時(shí)鐘重疊問題CLKCLKAB(a)電路圖(b)重疊的一對時(shí)鐘XDQCLKCLKCLKCLK用偽靜態(tài)鎖存器構(gòu)成的主從觸發(fā)器當(dāng)Clk和反Clk發(fā)生重迭時(shí)，可能引起失效：當(dāng)Clk和反Clk同時(shí)為高時(shí)，A點(diǎn)同時(shí)為In和B點(diǎn)驅(qū)動(dòng)，造成不定狀態(tài)當(dāng)Clk和反Clk同時(shí)為高一段較長時(shí)間時(shí)，In可以直接穿通經(jīng)過主從觸發(fā)器采用兩相位不重迭時(shí)鐘可以解決此問題，但時(shí)鐘不重迭部分不能太長以免漏電時(shí)間過長引起出錯(cuò)第三十一頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi產(chǎn)生兩相不重疊時(shí)鐘的電路clkclk1clk2AclkABBclk1clk2第三十二頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiPowerPC的觸發(fā)器DQclk!clk!clkclk01101!clkclk主transparent從hold主hold從transparent0101第三十三頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi低電壓靜態(tài)Latch第三十四頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiRS-觸發(fā)器（flip-flop）由交叉的NOR(或NAND)門構(gòu)成SQRQ第三十五頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShiCMOS鐘控SR鎖存器1100onoffoff->onoff->on01onoffoffonononoffoffM1SRclkclk!QQM2M3M4M5M6M7M80101第三十六頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi瞬態(tài)響應(yīng)Q&!Q(Volts)SET!QQTime(ns)tc-!Qtc-Q第三十七頁，共四十頁，編輯于2023年，星期四TJU.ASICCenter---ArnoldShi輸出電壓與尺寸的關(guān)系W/L5and6!Q(Volts)W/L2and4=