axpgl50h開發(fā)板用戶手冊

文檔版本控 一 開發(fā)板簡 二 FPGA 簡 有源晶 QSPI LED 擴展接 電 結(jié)構(gòu) 三 擴展 錯誤!未定義書簽 簡 錯誤!未定義書簽 千兆以太網(wǎng)接 錯誤!未定義書簽 錯誤!未定義書簽 USB2.0通 錯誤!未定義書簽 輸出接 錯誤!未定義書簽 數(shù)碼 錯誤!未定義書簽 SD卡 錯誤!未定義書簽 USB轉(zhuǎn)串 錯誤!未定義書簽 EEPROM 錯誤!未定義書簽 溫度傳感 錯誤!未定義書簽(十一)實時時鐘 錯誤!未定義書簽(十二)蜂鳴 錯誤!未定義書簽(十三)繼電 錯誤!未定義書簽(十四)SMA時鐘接 錯誤!未定義書簽(十五)頭接 錯誤!未定義書簽(十六)擴展 錯誤!未定義書簽(十七)JTAG接 錯誤!未定義書簽(十八)撥動開 錯誤!未定義書簽(十九)按 錯誤!未定義書簽(二十)LED 錯誤!未定義書簽(二十一)供電電 錯誤!未定義書簽(二十二)風(fēng) 錯誤!未定義書簽(二十三)結(jié)構(gòu)尺寸 錯誤!未定義書簽LogosFPGA（型號：AXPGL50H）正式發(fā)布速收發(fā)器SMA接口，一路 像處理和工業(yè)控制的要求，是一款"全能級“的FPGA開發(fā)平臺。為高速傳輸，網(wǎng)適合從事FPGA開發(fā)的學(xué)生、工程師等群體。AXPGL50HFPGA板主要由FPGA+2個DDR3+QSPIFLASH構(gòu)成，承擔(dān)FPGA高速數(shù)據(jù)處理和的功能，加上FPGA和兩片DDR3之間的高速數(shù)據(jù)讀寫，數(shù)據(jù)位寬為3225Gb/s（800M*32bit)DDR38Gbit，滿足數(shù)據(jù)處理過程中對高緩沖區(qū)的需求。我們選用的FPGA為紫光同創(chuàng)公司Logos系列的PGL50H，封裝采用FBG484。PGL50H和DDR3之間通信的時鐘頻率達FPGA帶有4路HSST高速收發(fā)器，每路速度高達6.375Gb/s，非常適合用于光纖通信和PCIe數(shù)據(jù)通信。底板為板擴展了豐富的接口，其中包含1路千兆以太網(wǎng)接口、1輸出接口、1USB2.01UART1SD1JTAG通過這個示意圖，我們可通過這個示意圖，我們可SD板USBLogosFPGAPGL50H片MBDDR3+128MBQSPIFLASH50MHz125MHzFPGAHSST務(wù)。KSZ9031RNX支持10/100/1000Mbps網(wǎng)絡(luò)傳輸速率;全雙工和自適應(yīng)。 FPGA4LVDS（31）接口直接驅(qū)動使用FTDIChip公司的FT232H單通道USB，可用于開發(fā)板和PC之間USB2.0480Mb/sUSBUartCP2102GM的USB-UAR,USB接口采用MINIUSB接口。MicroSD一路MicroSD，支持SD模式和SPI模式IICEEPROM預(yù)留1個40針2.54mm間距的擴展口，可以外接的各種模塊（雙目頭，TFT口34路。CMOS一個18針的頭接口，可以接500萬OV5640頭10針2.54mm標(biāo)準(zhǔn)的JTAG口，用于FPGA程序的和調(diào)試LED(一)

二、FPGAP50(板型號，下同)板，是基于紫光同創(chuàng)公司的Logos系列50H的這款板使用了2片MICRON公司的MT41J256M16HA-125這款DDR3，每片DDR的容量為4Gbit；2片DDR組合成32bit的數(shù)據(jù)總線寬度，F(xiàn)PGA和DDR3之間的讀寫數(shù)據(jù)帶寬高達25Gb；這樣的配置可以滿足高帶寬的數(shù)據(jù)處理需求。這款板擴展出195個默認電平標(biāo)準(zhǔn)為3.3V普通IO口，其中有113個IO電和1對HSST高速RX/TX差分輸入時鐘。對于需要大量IO的用戶，此板將是不錯的選擇。而且，F(xiàn)PGA到接口之間走線做了等長和差分處理。板尺寸僅為45*55（mm(二)

FPGAPGL50H-6IFBG484，屬于紫光同創(chuàng)公司Logos系列的產(chǎn)品，速度等級為6，溫度等級為工業(yè)級。此型號為FBG484封裝，484個引腳。紫光同創(chuàng)LogosFPGA的命名規(guī)則如下：圖2-2-1FPGA實其中FPGAPGL50H的主要參數(shù)如下所示觸發(fā)器APM（乘法器PCIe146.375Gb/sLogosFPGAVCCVCCAUX,VCCIO,VVCCA_LANE和VVCCA_PLLVCCFPGA1.2V；VCCAUXFPGA3.3V；VCCIOFPGABANK的電壓，包含B0、B1、B2、B3。在P50板上，B3因為需要連接DDR3，是可以通過修改更換電源電阻阻值更改BANK的電平。VVCCA_LANE為FPGAHSST模塊供電，接1.2V，VVCCA_PLL為HSSTPLL供電，接1.2V。(三)P50板上配有1個Sitime公司的125MHz有源差分晶振和1個單端50MHz晶振。差分晶振型號為SiT9121-125MHz，用于HSST收發(fā)器的參考時鐘輸入；單端50MHz晶振型號為SiT8008-50。塊提供的參考輸入時鐘。晶振輸出連接到FPGAHSSTBANK的時鐘管腳上。圖2-3-2為125M差分有源晶振實物圖2-3-2125M2-3-3Y150MFPGA管腳上，可為FPGA提供的參考輸入時鐘，采用Sitime的SiT8008-50。圖2-3-4為125M差分有源晶振實物圖(四)P50板上配有兩個ISSI公司的4Gbit（512MB）的DDR3(共計總線寬度共為32bit。DDR3SDRAM的最高運行時鐘速度可達400MHz(數(shù)據(jù)速率SDRAM的具體配置如下表2-4-1所示。256M256MxDDR3的硬件設(shè)計需要嚴格考慮信號完整性，我們在電路設(shè)計和PCB設(shè)計的時候已經(jīng)充分考慮了匹配電阻/終端電阻,走線阻抗控制，走線等長控制，保證DDR3的高圖2-4-2為DDR3DRAM實物圖圖2-4-2DDR3DRAM(五)QSPI它使用3.3VCMOS電壓標(biāo)準(zhǔn)。由于它的非易失特性，在使用中，QSPIFLASH可以FPGAFPGAbit128M表2-5-1QSPIFlash的配置BANK的CFG_CLK上。圖2-5-1為QSPIFlash在硬件連接示意圖。圖2-5-1QSPIFlash2-5-2為開發(fā)板上QSPIFlash(六)LED

2-5-2QSPIFLASH（LED1當(dāng)FPGA配置程序后，配置LED燈會亮起。用戶LED燈用戶連接到BANKR5的IOIOLEDLED2-6-1圖2-6-1板LED燈硬件連接示意圖圖2-6-2為板上的LED燈實物圖圖2-6-2板的LED燈實物(七)板的背面一共擴展出4個高速擴展口，使用4個80Pin的板間連接器和底板FPGA的IO口通過差分走線方式連接到這4個擴展口上。連接器的PIN腳間距為80PinCON1FPGABANKB1IO，B1-地-地-地-地-地-地-地-地-地-地-地-地-地-地-地-地-地IO，B2IO7-2表：擴展口CON2引腳分配---------地-地-地-地地-地-地-地-地-地-地-地-地-地地-地-地80PinCON3FPGABANKB1、B2B3IO，B1電平標(biāo)準(zhǔn)為固定的3.3V；BANKB3DDR3，1.5V的；B2電壓標(biāo)準(zhǔn)都是可以通過修改電源電阻的阻值調(diào)整，默認是3.3V的，如果用戶想輸出其---地-地-地-地-地-地-地-地----地-地----地-地-----地-地--80Pin的連接器CON4FPGA的BANKB0的普通IO和HSSTCON4擴展口的管腳分配如表2-7-4所示：-地-地-地-地-地-地-地-地-地-地-地-地-地-地-地-地-地-地(八)底板時通過底板供電。板上的電源設(shè)計示意圖如下圖2-8-1所示: 板通過+5V供電,通過3路DC/DC電源ETA9351Q4Y和SY8036DBC33AVCCADJVCCIOVCCADJ是對FPGA的B0和B2進行供電，用戶可以通過修改電源電阻的阻值調(diào)整電壓，使得B0和B2的IO適應(yīng)不同的電壓標(biāo)準(zhǔn)。HSST_VCC12收發(fā)器的電源。1.5V通過TI的SY6355生成DDR3需要的VTT和VREF電壓。各個電源分配的功能如下表所示：FPGABANKB0、B1B2FPGAQSIPFLASHClockDDR3,FPGAFPGAB0、B2FPGAHSST(九)背面圖（Bottom三、FPGA 一路USB2.0通一路USBUart通404LED 開發(fā)板上通過RealtekRTL8211EG以太網(wǎng)PHY為用戶提供網(wǎng)絡(luò)通信服務(wù)。RTL8211EG支持10/100/1000Mbps網(wǎng)絡(luò)傳輸速率，通過RGMII接口跟FPGA自適應(yīng)，支持MDIO總線進行PHY的寄存器管理。RTL8211EGIO下表描述了GPHY上電之后的默認設(shè)定信息。PinMDIO/MDC模式的PHYPHYAddress為RXRX2nsTXTX2nsRGMII或GMII當(dāng)網(wǎng)絡(luò)連接到千兆以太網(wǎng)時，F(xiàn)PGA和PHYRTL8211EG的數(shù)據(jù)傳輸時通過RGMII總線通信，傳輸時鐘為125Mhz,數(shù)據(jù)在時鐘的上升沿和下降沿采樣。接收時鐘當(dāng)網(wǎng)絡(luò)連接到百兆以太網(wǎng)時，F(xiàn)PGA和PHYRTL8211EG的數(shù)據(jù)傳輸時通過MII25MhzE_RXC和發(fā)送時鐘E_TXCPHY圖3-2-1FPGA與PHY連接示意圖圖3-2-2為以太網(wǎng)PHY的實物圖RGMII發(fā)送時鐘RGMII發(fā)送時鐘 其中，F(xiàn)PGALVDSACCoupleLVDSTVS止外面靜電對FPGA的損壞。輸出接口的硬件連接如圖3-3-1所示。 3-3-2 (四)USB2.0通我們采用了FTDIChip公司的FT232H單通道高速USB為開發(fā)板實現(xiàn)和電腦（12Mb/s數(shù)據(jù)接口支持不同的數(shù)據(jù)通信模式（FIFO，I2C，SPI,JTAG）,上電后外置的EEPROM配置內(nèi)容來決定數(shù)據(jù)通信模式，也可以通過PC方便的修改配置方式。的接口管腳的功能是復(fù)用的，具體請參考FT232H的手冊 USBTXEUSBRDUSBWR USBTXEUSBRDUSBWR USB2.03-4-2圖3-4- USB2.0的數(shù)據(jù)USB2.0的數(shù)據(jù)USB2.0的數(shù)據(jù)USB2.0的數(shù)據(jù)USB2.0的數(shù)據(jù)USB2.0的數(shù)據(jù)USB2.0的數(shù)據(jù)USB2.0的數(shù)據(jù) SD卡SD卡(SecureDigitalMemoryCard)是一種基于半導(dǎo)體閃存工藝的卡，1999年由松下主導(dǎo)概念，參與者東芝和SanDisk公司進行實質(zhì)研發(fā)而完成。2000吸引了大量廠商參加。其中包括IBM， ，Motorola，NEC、Samsung等。SD卡是現(xiàn)在非常常用的設(shè)備，我們擴展出來的SD卡，支持SPI模式，使用的SD卡為MicroSD卡。原理圖如下圖3-5-1所示。下圖為開發(fā)板的SD卡槽實物圖3-5-2SD USB轉(zhuǎn)串開發(fā)板包含了SiliconLabsCP2102GM的USB-UAR,USB接口采用MINIUSB接口，可以用一根USB線將它連接到上PC的USB口進行串口數(shù)據(jù)通信。USBUart電路設(shè)計的示意圖如下圖所示:Micro2PCBTXDRXDLED指示燈，TXDRXDLED EEPROM4Kbi（2*256*8bit256byteblockIICEEPROMIIC下圖為EEPROM實物圖3-7-2EEPROM 實時時鐘內(nèi)的日歷功能，年月日時分秒還有星期。如果系統(tǒng)中需要時間的話，那么RTC就需要涉及到產(chǎn)品中。他外部需要接一個32.768KHz的無源時鐘，提確的時鐘源給時，這樣才能讓RTC可以準(zhǔn)確的提供時鐘信息給產(chǎn)品。同時為了產(chǎn)品掉電以后，實為電池座，紐扣電池（型號CR1220，電壓為3V）放入以后，當(dāng)系統(tǒng)掉電池，DS1302，DS1302不會間斷，可以提供持續(xù)不斷的時間信息。RTCFPGAIO上。圖3-8-1為DS1302設(shè)計示意圖：圖3-8-2為DS1302實物圖3-8-2DS1302擴展板預(yù)留1個2.54mm標(biāo)準(zhǔn)間距的40針的擴展口J8，用于連接各個模塊或者3，IO34IO5VFPGA。如果要接5V設(shè)備，需要接電平轉(zhuǎn)換。或電流過高造成損壞，擴展口(J8)的電路如下圖3-9-1所示3-9-1J83-9-2J8123456789開發(fā)板預(yù)留了一個標(biāo)準(zhǔn)的10針2.54mm間距的JTAG接口，用于FPGA程序添加了保護二極管來保證信號的電壓在FPGA接受的范圍，避免FPGA的損壞。(十一)頭接

開發(fā)板包含了一個18針的CMOS頭接口，用于連接OV5640頭模塊，可以實現(xiàn)功能，以后，可以通過ＨDMI或者VGA接口連接顯示器進行顯以作為FPGA普通IO口使用。圖3-11-2CMOS頭接口實物下表為連接500萬CMOS頭(AN5640模組)的FPGA引腳分配--4KE