邏輯門(mén)與組合邏輯課件

關(guān)于邏輯門(mén)與組合邏輯第1頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.1邏輯門(mén)

TTL

（Transistor-Transistor-Logic）門(mén)：

用晶體管制作。特點(diǎn)：速度快、負(fù)載能力強(qiáng)，功耗較大、集成度低。

MOS（Metal-Oxide-Semiconductor）門(mén)：用“金屬－氧化物－半導(dǎo)體”絕緣柵場(chǎng)效管制作。特點(diǎn)：集成度高、功耗低，速度較慢、負(fù)載能力較弱。

實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路稱為邏輯門(mén)。按制作材料分為：目前，MOS門(mén)電路的性能得到極大的提高，大規(guī)模、超大規(guī)模集成電路一般采用MOS工藝制造。

TTL門(mén)CMOS門(mén)超大規(guī)模MOS集成電路第2頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.1.1簡(jiǎn)單邏輯門(mén)電路簡(jiǎn)單邏輯門(mén)電路指或門(mén)、與門(mén)及非門(mén)電路，也稱基本邏輯門(mén)。

邏輯門(mén)由兩種MOS管構(gòu)成：NMOS管、PMOS管NMOS管：NMOS管的符號(hào)

G柵極

D漏極

S源極

BN

襯底

柵極加高電平，漏極與源極間導(dǎo)通，D-S相當(dāng)于接通的開(kāi)關(guān)

柵極加低電平，漏極與源極間截止，D-S相當(dāng)于斷開(kāi)的開(kāi)關(guān)

第3頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三PMOS管：PMOS管的符號(hào)

G柵極

S源極

D漏極

BN

襯底

柵極加低電平，源極與漏極間導(dǎo)通，D-S相當(dāng)于接通的開(kāi)關(guān)

柵極加高電平，源極與漏極間截止，D-S相當(dāng)于斷開(kāi)的開(kāi)關(guān)

第4頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三1.非門(mén)電路用NMOS管和PMOS管互補(bǔ)組成的CMOS非門(mén)電路。

A為輸入端，F(xiàn)為輸出端。

輸入為高電平時(shí)的等效電路。

T6截止，T5導(dǎo)通。結(jié)果輸出端經(jīng)T5接“地”，F(xiàn)為低電平。輸入為低電平時(shí)的等效電路。

T5截止，T6導(dǎo)通。結(jié)果電源經(jīng)T6傳到輸出端，F(xiàn)為高電平。AF0110非門(mén)的真值表

非門(mén)的邏輯表達(dá)式

非門(mén)的邏輯符號(hào)

第5頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三2.或門(mén)電路CMOS或門(mén)電路

A=1、B=0時(shí)的等效電路

非門(mén)串聯(lián)并聯(lián)或門(mén)的真值表

或門(mén)的邏輯表達(dá)式

或門(mén)的邏輯符號(hào)ABF000011101111第6頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.與門(mén)電路非門(mén)串聯(lián)并聯(lián)與門(mén)的邏輯符號(hào)ABF000010100111與門(mén)的真值表

與門(mén)的邏輯表達(dá)式

F=AB第7頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.1.2復(fù)合邏輯門(mén)電路

將常用的復(fù)合運(yùn)算制成集成門(mén)電路，稱為復(fù)合邏輯門(mén)電路。

1.與非門(mén)電路與非門(mén)的邏輯符號(hào)與非門(mén)的邏輯表達(dá)式

ABF001011101110與非門(mén)的真值表第8頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三或非門(mén)的邏輯符號(hào)或非門(mén)的邏輯表達(dá)式

ABF001010100110或非門(mén)的真值表2.或非門(mén)電路與或非門(mén)的邏輯符號(hào)與或非門(mén)的邏輯表達(dá)式

3.與或非門(mén)電路第9頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三4.異或門(mén)、同或門(mén)同或門(mén)邏輯門(mén)符號(hào)

異或門(mén)邏輯表達(dá)式

異或門(mén)邏輯門(mén)符號(hào)

同或門(mén)邏輯表達(dá)式

“同或”實(shí)際上是“異或”之非，因此，“同或”邏輯也叫“異或非”邏輯，其邏輯功能可用“異或”門(mén)和“非”門(mén)來(lái)實(shí)現(xiàn)，故“同或”門(mén)電路很少用到。第10頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三5．三態(tài)門(mén)三態(tài)門(mén)有三種輸出狀態(tài)：低阻抗的0、1狀態(tài)、高阻抗?fàn)顟B(tài)。

三態(tài)門(mén)電路三態(tài)門(mén)邏輯符號(hào)

三態(tài)門(mén)真值表

EAG1

G2F00110010011010高阻態(tài)1110高阻態(tài)當(dāng)E=0時(shí)，F(xiàn)=A。表示數(shù)據(jù)可以從輸入端傳向輸出端。當(dāng)E=1時(shí)，無(wú)論A為何值，上管和下管均為截止，輸出端呈高阻態(tài)。輸入端與輸出端被隔離。三態(tài)門(mén)通常用于多路數(shù)據(jù)的切換。第11頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.1.3門(mén)電路的主要外特性參數(shù)開(kāi)門(mén)電平VON與關(guān)門(mén)電平VOFF輸出高電平VOH與輸出低電平VOL

扇入系數(shù)Nr

扇出系數(shù)Nc

VON:使輸出達(dá)到標(biāo)準(zhǔn)低電平時(shí)，應(yīng)在輸入端施加的最小電平值；VOFF:使輸出達(dá)到標(biāo)準(zhǔn)高電平時(shí)，應(yīng)在輸入端施加的最大電平值。VON與VOFF的差距越大，抗干擾能力越強(qiáng)，但所需驅(qū)動(dòng)信號(hào)的幅度越大。

VOH：輸入端接低電平、輸出端開(kāi)路時(shí)，器件輸出的實(shí)際電平值；VOL：輸入端接高電平、輸出端開(kāi)路時(shí)器件輸出的實(shí)際電平值。

Nr:器件的輸入端數(shù)目。一般為1～5，最多不超過(guò)8。若器件的輸入端不夠，可采取級(jí)聯(lián)的方式擴(kuò)展；若器件有多余的輸入端，則應(yīng)在保證所需邏輯功能的前提下，將多余的輸入端接“地”或接高電平。

Nc：輸出端最多能驅(qū)動(dòng)其它同類門(mén)的輸入端的個(gè)數(shù)。標(biāo)準(zhǔn)TTL門(mén)為8。第12頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三

平均時(shí)延tPD

tPD：信號(hào)通過(guò)實(shí)際邏輯門(mén)時(shí)，輸出信號(hào)滯后于輸入信號(hào)的平均時(shí)間。

從輸入波形上升沿的50％處，到輸出波形下降沿的50％處之間的時(shí)間間隔定義為前沿延遲tPLH，定義tPHL為類似的后沿延遲，則平均時(shí)延為：平均時(shí)延反映了門(mén)電路的工作速度。

第13頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.1.4正邏輯與負(fù)邏輯負(fù)邏輯：用高電平H表示邏輯值“0”，用低電平L表示邏輯值“1”。

問(wèn)題：正邏輯下的與門(mén)，在負(fù)邏輯下是什么門(mén)？ABFLLLLHLHLLHHHABF000010100111ABF111101011000與門(mén)電路

用電平表示與門(mén)的功能。注意：不管是正邏輯還是負(fù)邏輯，電平關(guān)系是一樣的。用正邏輯描述與門(mén)的邏輯功能，結(jié)果為與運(yùn)算。用負(fù)邏輯描述“與門(mén)”的邏輯功能。結(jié)果為或運(yùn)算。結(jié)論：正邏輯下的與門(mén)，在負(fù)邏輯下卻實(shí)現(xiàn)或邏輯運(yùn)算。第14頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三照此分析，可得如下結(jié)論：正邏輯下的或門(mén)，在負(fù)邏輯下實(shí)現(xiàn)與運(yùn)算；正邏輯下的非門(mén)，在負(fù)邏輯下仍然實(shí)現(xiàn)非運(yùn)算。

為便于區(qū)分采用何種邏輯，在邏輯符號(hào)的輸入端上加一個(gè)小圓圈表示負(fù)邏輯下的門(mén)電路符號(hào)。常用邏輯門(mén)的正邏輯和負(fù)邏輯符號(hào)如下：正邏輯負(fù)邏輯或門(mén)與門(mén)與門(mén)或門(mén)與非門(mén)或非門(mén)或非門(mén)與非門(mén)異或門(mén)同或門(mén)第15頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.2組合邏輯電路分析

目的：已知一個(gè)邏輯電路，找出其輸入與輸出之間的邏輯關(guān)系，從而了解電路的邏輯功能。進(jìn)一步地，還可以評(píng)價(jià)其設(shè)計(jì)方案的優(yōu)劣，改進(jìn)和完善電路的結(jié)構(gòu)；

3.2.1基本分析方法

例給定邏輯電路如圖，分析其功能，并作出評(píng)價(jià)。

給定邏輯電路圖在圖中標(biāo)出有關(guān)中間量從輸入端開(kāi)始逐級(jí)寫(xiě)出函數(shù)表達(dá)式

第16頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三化為最簡(jiǎn)與或表達(dá)式

列出真值表

ABCF00000010010001111000101111011111分析電路的邏輯功能

分析：A、B、C三人對(duì)某事件進(jìn)行表決同意用“1”表示；不同意用“0”表示。表決結(jié)果為FF=1：該事件通過(guò)；

F=0：該事件未通過(guò)。結(jié)論：多數(shù)表決邏輯。

第17頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.2.2半加器與全加器

用途：組成算術(shù)加法運(yùn)算部件的重要單元電路。先分析兩個(gè)二進(jìn)制數(shù)的相加過(guò)程:最低位的情況：兩個(gè)一位二進(jìn)制加數(shù)參加運(yùn)算，并產(chǎn)生本位的和及進(jìn)位位。具有這種功能的算術(shù)加法電路稱為半加器。

其它位的情況：除兩個(gè)一位二進(jìn)制加數(shù)外，低一級(jí)的進(jìn)位也要參加運(yùn)算，并產(chǎn)生本位的和及進(jìn)位位。具有這種功能的算術(shù)加法電路稱為全加器。半加器的框圖邏輯符號(hào)邏輯符號(hào)全加器的框圖第18頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三例3.1分析如圖半加器電路。

根據(jù)表達(dá)式寫(xiě)出真值表ABCOS0000010110011110半加器電路根據(jù)電路寫(xiě)出輸出表達(dá)式分析：已知一位二進(jìn)制數(shù)的算術(shù)運(yùn)算規(guī)則：

對(duì)比真值表可知：和的低位與S

一致、進(jìn)位位與CO一致。結(jié)論：圖示電路實(shí)現(xiàn)了半加器。第19頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三例3.2分析如圖全加器電路。

全加器電路根據(jù)電路寫(xiě)出輸出表達(dá)式COABCOS0000000101010010111010001101101101011111根據(jù)表達(dá)式寫(xiě)出真值表對(duì)比算術(shù)運(yùn)算結(jié)論：圖示電路實(shí)現(xiàn)了全加器。對(duì)比真值表可知：和的低位與S

一致，進(jìn)位位與CO一致。分析第20頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三二進(jìn)制數(shù)加法運(yùn)算的實(shí)現(xiàn)

被加數(shù)：加數(shù)：和：

將其逐位相加，較低位相加產(chǎn)生的進(jìn)位參與較高位相加。最后輸出各位和、最高位的進(jìn)位Co。

特點(diǎn)：

實(shí)現(xiàn)方法簡(jiǎn)便，但電路的工作速度較慢。因?yàn)檩^高位要完成運(yùn)算，必須要有較低位送來(lái)的進(jìn)位。在較低位完成運(yùn)算之前，較高位的輸出是不真實(shí)的。最終完成運(yùn)算花費(fèi)的時(shí)間是各級(jí)加法器的時(shí)延之和。解決辦法：采用先行進(jìn)位的方案（后續(xù)課程中討論）。

第21頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三2.2.3編碼器與譯碼器

編碼器：改變?cè)紨?shù)據(jù)的表示形式，以便存儲(chǔ)、傳輸和處理。譯碼器：將編碼后的數(shù)據(jù)變換為原始數(shù)據(jù)的形式。1.3－8譯碼器

電路結(jié)構(gòu)分析：CBA為3位二進(jìn)制碼輸入，F(xiàn)7…F0為8路輸出。寫(xiě)出邏輯表達(dá)式：第22頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三由表達(dá)式列出譯碼器的真值表

ABCF7

F6

F5

F4

F3

F2

F

1

F00001111111000111111101010111110110111111011110011101111101110111111101011111111101111111分析:當(dāng)輸入ABC=000時(shí)，只有F0=0，其他輸出都為1；當(dāng)輸入ABC=001時(shí)，只有，其余全為1；……結(jié)論:實(shí)現(xiàn)將輸入的二進(jìn)制碼譯為相應(yīng)輸出線上的低電平。第23頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三2.8421碼至格雷碼編碼器

8421碼:用四位二進(jìn)制碼B8B4B2B1表示一個(gè)十進(jìn)制數(shù)N的編碼.四個(gè)二進(jìn)制位由高到低的權(quán)分別為8、4、2、1:

N=8×B8+4×B4+2×B2+1×B1

例如,十進(jìn)制數(shù)5用8421碼表示為:8×0

+4×1

+2×0+1×1=5

即:5=(0101)8421格雷碼:對(duì)二進(jìn)制形式表示的碼作如下變換得到的碼.

例如,將二進(jìn)制碼0101變換為格雷碼,變換操作為:二進(jìn)制碼0101格雷碼0111第24頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三例:分析如圖的格雷碼編碼器格雷碼編碼器電路根據(jù)表達(dá)式寫(xiě)出真值表根據(jù)電路寫(xiě)出輸出表達(dá)式

B8

B4

B2

B1G8

G4

G2

G100000000000100010010001100110010010001100101011101100101011101001000110010011101格雷碼的特點(diǎn):任何兩個(gè)相鄰碼字只有一位不同，減少信號(hào)跳變的幾率,從而減少干擾。第25頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三3.鍵盤(pán)編碼器功能:某編號(hào)的按鍵按下時(shí),輸出相應(yīng)的8421碼。

注:按鍵未壓下時(shí)，觸點(diǎn)經(jīng)電阻與地接通，向電路輸入低電平；按鍵壓下時(shí)，觸點(diǎn)與電源VDD接通，向電路輸入高電平。

電路:第26頁(yè)，講稿共30頁(yè)，2023年5月2日，星期三邏輯表達(dá)式真值表K9K8K7K6K5K4K3K2K1K0B8B4B2B10000000001000000000000100001000000010000100000001000001100000100000100000010000001