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文檔簡介

第4章存儲系統(tǒng)及半導(dǎo)體存儲器4.1存儲系統(tǒng)與半導(dǎo)體存儲器分類4.2存儲器層次結(jié)構(gòu)與譯碼電路4.3隨機存儲器(RAM)4.4只讀存儲器(ROM)4.5CPU與存儲器的連接4.6高速緩存Cache及其工作原理4.1存儲系統(tǒng)與半導(dǎo)體存儲器的分類4.1.1存儲系統(tǒng)計算機的存儲器外存儲器

作用:用于存放當前運行的程序和數(shù)據(jù),是主機一部分。特點:通常用半導(dǎo)體存儲器作為內(nèi)存儲器。內(nèi)存速度較高,CPU可直接讀寫。

作用:用于存放暫時不用的程序和數(shù)據(jù)。特點:容量大、速度較低、CPU不能直接讀寫。內(nèi)存儲器存儲系統(tǒng)

通過軟、硬件結(jié)合,形成了內(nèi)存-外存的存儲層次,即存儲系統(tǒng)。6.1存儲系統(tǒng)與半導(dǎo)體存儲器的分類4.1.1存儲系統(tǒng)

速度方面,內(nèi)存比CPU大約慢一個數(shù)量級,存在速度匹配的瓶頸。在CPU和內(nèi)存中間增加一層高速Cache,又構(gòu)成了高速緩存(Cache)-內(nèi)存層次。要求Cache速度與CPU速度匹配或接近。完全由硬件來實現(xiàn)高速緩存-內(nèi)存的地址映像技術(shù)。

高速緩存(Cache)-內(nèi)存層次解決提高存儲速度問題內(nèi)存-外存存儲層次解決了大容量和低成本的矛盾。6.1存儲系統(tǒng)與半導(dǎo)體存儲器的分類

內(nèi)存一般用來存放當前活躍的程序和數(shù)據(jù)。目前主要采用半導(dǎo)體存儲器,使用隨機存取方式

外存用于存放當前不活躍的程序和數(shù)據(jù)。一般采用軟盤、硬磁盤、光盤、優(yōu)盤

cache用在CPU與內(nèi)存之間,在交換信息時起緩沖作用。

CacheCPU內(nèi)存儲器

外存儲器2個層次三級體系:4.1.2半導(dǎo)體存儲器的分類及特點1.半導(dǎo)體存儲器的分類按器件原理分:有雙極型、MOS型存儲器;分類新近推出閃速存儲器(Flash),既具有RAM易讀、寫、體積小、集成度高、速度快等優(yōu)點,又有ROM斷電后信息不丟失等優(yōu)點。按存取方式分:有隨機存?。≧AM)和只讀存儲器(ROM);按存儲原理分:有靜態(tài)(SRAM)和動態(tài)(DRAM)4.1.2半導(dǎo)體存儲器的分類及特點圖4.1半導(dǎo)體存儲器的分類4.1.2半導(dǎo)體存儲器的分類及特點2.半導(dǎo)體存儲器的性能指標性能指標:功耗、可靠性、容量、價格、集成度、存取速度從功能和接口電路角度,最重要是芯片的存取容量和速度。(1)存儲容量 存儲容量是指存儲器存放二進制信息的總位數(shù)即:存儲容量=存儲單元數(shù)×單元的位數(shù)。芯片的容量通常采用比特(Bit)作為單位。如N×8、N×4、N×1這樣的形式來表示芯片的容量(集成方式)。計算機中一般以字節(jié)B(Byte)為單位,如256KB、512KB等。大容量的存儲器用MB、GB、TB為單位。

4.1.2半導(dǎo)體存儲器的分類及特點2.半導(dǎo)體存儲器的性能指標(2)存取時間是反映存儲器工作速度的一個重要指標,是指從CPU給出有效的存儲器地址啟動一次存儲器讀/寫操作,到該操作完成所經(jīng)歷的時間。讀操作:存取時間就是讀出時間,即從地址有效到數(shù)據(jù)輸出有效之間的時間,通常在101~102ns之間。寫操作:而對一次寫操作,存取時間就是寫入時間。(一般大于讀)(3)存取周期指連續(xù)啟動兩次獨立的存儲器讀/寫操作所需的最小間隔時間

注意!!

存在內(nèi)部操作的恢復(fù)時間,讀/寫周期=讀出/寫入時間+恢復(fù)時間。讀周期時間寫周期時間4.1.2半導(dǎo)體存儲器的分類及特點2.半導(dǎo)體存儲器的性能指標(4)可靠性指存儲器對環(huán)境溫度與電磁場等變化的抗干擾能力。大規(guī)模集成電路結(jié)構(gòu)的平均無故障時間一般都在幾千小時以上。(5)集成度對于半導(dǎo)體存儲器來說,集成度是一個重要的衡量指標。集成度是指在平方毫米芯片上集成基本電路的數(shù)量。其它技術(shù)指標還有功耗、性價比等指標,其中功耗含維持功耗和操作功耗。4.1.2半導(dǎo)體存儲器的分類及特點3.半導(dǎo)體存儲器的特點

(1)RAM的分類及特點按器件原理分:雙極型和MOS型 ①雙極型RAM

主要TTL型、ECL型。②MOS型RAM。靜態(tài)SRAM

動態(tài)DRAM

特點是集成度介于雙極型RAM與動態(tài)RAM之間,不需要刷新,易用電池備用電源,功耗也在雙極型和動態(tài)RAM之間。特點是存取速度高,但集成度低、功耗大、成本高。目前主要用于速度要求高的微型機中。信息會自然丟失,須(2ms)定時刷新。集成度最高,比靜態(tài)RAM功耗低,價格便宜。4.1.2半導(dǎo)體存儲器的分類及特點3.半導(dǎo)體存儲器的特點

(1)RAM的分類及特點按器件原理分:雙極型和MOS型 ①雙極型RAM②MOS型RAM。分靜態(tài)SRAM、動態(tài)DRAM③集成隨機存儲器IRAMIRAM是將動態(tài)存儲器的刷新邏輯電路和DRAM集成在一起,具有DRAM的高集成度,不需要外部刷新電路和使用方便等IRAM特點4.1.2半導(dǎo)體存儲器的分類及特點3.半導(dǎo)體存儲器的特點

(2)ROM的分類及特點 ①掩膜只讀存儲器MROM

掩膜只讀存儲器MROM是芯片廠家用用光刻工藝掩膜對存儲器進行編程,一旦制造完畢,其內(nèi)容就不可更改。4.1.2半導(dǎo)體存儲器的分類及特點3.半導(dǎo)體存儲器的特點

(2)ROM的分類及特點 ①掩膜只讀存儲器MROM②可編程只讀存儲器PROM

可編程只讀存儲器PROM允許用戶燒斷管子熔絲的方法一次性寫入,一旦寫入也不可更改。

4.1.2半導(dǎo)體存儲器的分類及特點3.半導(dǎo)體存儲器的特點

(2)ROM的分類及特點 ①掩膜只讀存儲器MROM②可編程只讀存儲器PROM③可擦除只讀存儲器EPROM

EPROM允許用戶由專用編程器完成多次寫入信息。寫入之前應(yīng)先擦除原來寫入的信息。用紫外光照射15分鐘左右,芯片中信息被擦除。4.1.2半導(dǎo)體存儲器的分類及特點3.半導(dǎo)體存儲器的特點

(2)ROM的分類及特點 ①掩膜只讀存儲器MROM②可編程只讀存儲器PROM③可擦除只讀存儲器EPROM④可電改寫的只讀存儲器EEPROM

即用特定的電信號對其進行在線擦除、改寫操作,因此很方便。特點是寫入時電壓要求較高(12V以上)、速度較慢。保存信息100年。4.1.2半導(dǎo)體存儲器的分類及特點3.半導(dǎo)體存儲器的特點

(2)ROM的分類及特點 ①掩膜只讀存儲器MROM②可編程只讀存儲器PROM③可擦除只讀存儲器EPROM④可電改寫的只讀存儲器EEPROM⑤閃速存儲器(FlashMemory)

特點是在不加電的情況下可以長期保存數(shù)據(jù),又具有非易失性,還可以在線進行快速擦寫與重寫,兼有EPROM和SRAM的優(yōu)點。4.2存儲器層次結(jié)構(gòu)及譯碼電路4.2.1存儲器層次結(jié)構(gòu)把不同存儲容量、存取速度和價格的存儲器按層次結(jié)構(gòu)組成多層存儲器,并通過管理軟件和輔助硬件有機組合成統(tǒng)一的整體,使所存放的程序和數(shù)據(jù)按層次分布在各種存儲器中。

主要由高速緩沖存儲器Cache、主存儲器和輔助外存組成。4.2.1存儲器層次結(jié)構(gòu)圖6.2微型計算機存儲層次圖

呈現(xiàn)金字塔形結(jié)構(gòu),越往上存儲器件的速度越快,CPU的訪問頻度越高;同時價格也越高,系統(tǒng)擁有量越小。4.2.1存儲器層次結(jié)構(gòu)圖6.2微型計算機存儲層次圖

寄存器位于塔頂端,數(shù)量有限、存取速度最快。向下依次是Cache、主存儲器、輔助存儲器。位于塔底的存儲設(shè)備,其容量最大,每位價格最低,但速度最慢。4.2.1存儲器層次結(jié)構(gòu)狹義三層:

Cache、內(nèi)存、外存。廣義四層:加上CPU寄存器構(gòu)成微處理器四層存儲體系。存儲器的層次結(jié)構(gòu)主要體現(xiàn)在緩存主存和主存輔存這兩個存儲層次上。圖6.2微型計算機存儲層次圖4.2.2存儲器片內(nèi)譯碼1.譯碼器的譯碼原理

譯碼(解碼):輸入二進制代碼→對應(yīng)的控制信號。 譯碼器:一個有多個輸入和多個輸出的組合電路。圖4.4譯碼器結(jié)構(gòu)框圖輸入n與輸出m關(guān)系2n=mA1A0Yi00Y001Y110Y211y34.2.2存儲器片內(nèi)譯碼圖4.5兩位二進制譯碼器圖01111010010A1A0011111111選通輸入控制端E4.2.2存儲器片內(nèi)譯碼2.存儲器片內(nèi)譯碼方式(1)單譯碼方式(一維譯碼)(2)雙譯碼方式(二維譯碼)

單譯碼特點:譯碼電路簡單;同樣的存儲單元,需要較多的輸入線。

地址線分成兩組,一組作為行地址譯碼選擇,另一組作為列地址譯碼選擇,這樣構(gòu)成一種二維地址譯碼方式。4.2.2存儲器片內(nèi)譯碼圖4.8雙譯碼存儲器結(jié)構(gòu)圖二維的矩陣方式廣泛應(yīng)用在集成電路中。

12根輸入線一維譯碼212=4096需要4096根輸出線二維譯碼212=4096需要64+64=128輸出線4.3

隨機存儲器(RAM)4.3.1靜態(tài)存儲器(SRAM)由兩個增強型的NMOS反相器交叉耦合而成圖4.9靜態(tài)存儲電路內(nèi)部結(jié)構(gòu)圖1100101.存儲過程:正反饋2.譯碼:行列均有效3.讀?。航?jīng)控制管輸出到I/O線4.特點:集成度低,功耗較大。速度快,穩(wěn)定;無刷新電路。4.3.1靜態(tài)存儲器1.型號介紹

SRAM的不同規(guī)格,如2101(256×4位)、2102(1K×1位)、

2114(1K×4位)、4118(1K×8位)、6116(2K×8位)已停產(chǎn),很難買到。

現(xiàn)在常用型號:6264(8K×8位)和62256(32K×8位)等。2.61166116是2KB靜態(tài)存儲器芯片。4.3.1靜態(tài)存儲器表4-1HM6116真值表工作方式I/O線狀態(tài)功率狀態(tài)H××沒選中高阻備用狀態(tài)LL×寫入DIN運行狀態(tài)LHL讀出DOUT運行狀態(tài)LHH-高阻運行狀態(tài)4.3.2動態(tài)讀寫存儲器(DRAM)1.動態(tài)讀寫原理DRAM是利用電容存儲電荷的原理來保存信息的,它將晶體管電容的充電狀態(tài)和放電狀態(tài)分別作為1和0。特點:集成度高,功耗低。速度慢于SRAM,需要不斷刷新。寫入時:寫選線為1,T1導(dǎo)通;寫入的數(shù)據(jù)通過T1管存儲到T2管的Cg電容中。4.3.2動態(tài)讀寫存儲器(DRAM)1.動態(tài)讀寫原理DRAM是利用電容存儲電荷的原理來保存信息的,它將晶體管電容的充電狀態(tài)和放電狀態(tài)分別作為1和0。特點:集成度高,功耗低。速度慢于SRAM,需要不斷刷新。讀出時:先給預(yù)充脈沖,T1導(dǎo)通,使讀數(shù)據(jù)線寄生電容Cg充電到VDD,然后啟動讀選線為1,進行讀出操作。4.3.2動態(tài)讀寫存儲器(DRAM)2.DRAM的刷新

刷新即對基本存儲電路進行補充電荷

就是每隔一定時間(一般2ms)對DRAM的所有單元進行讀出,經(jīng)讀出放大器放大后再重新寫入原電路中,以維持電容上的電荷,進而使所存信息保持不變。(1)正常讀/寫存儲器也是一次刷新(2)每隔2mS單獨周期性刷新一次●結(jié)構(gòu)上是采用按行刷新-----其時間稱為刷新周期?!駜?nèi)部劃分成小矩陣,這樣所有的矩陣同時進行刷新。4.3.2動態(tài)讀寫存儲器(DRAM)

●三種刷新方式(1)集中刷新方式

在最大刷新時間間隔中,集中在一個時間段對芯片的每一行都進行刷新。優(yōu)點是存儲器的利用率高,控制比較簡單。但不適合實時性較強的系統(tǒng)使用。

將各刷新周期安排在每個正常讀寫周期之后。刷新方式的時序控制比較簡單,對存儲器的讀寫沒有長時間的“死區(qū)”。但刷新過于頻繁,存儲器的效率過低。

根據(jù)存儲器需要同時刷新的最大行數(shù),計算出每一行的間隔時間,通過定時電路提出刷新請求進行一次刷新操作?,F(xiàn)大多數(shù)計算機都采用的是異步刷新方式。(2)分散刷新方式(3)異步刷新方式4.3.2動態(tài)讀寫存儲器(DRAM)3.DRAM芯片舉例

目前常用的有4164(64K×1Bit)、41256(256K×1Bit)、41464(64K×4Bit)和414256(256K×4Bit)等類型。(1)DRAM4164的存儲芯片結(jié)構(gòu)4.3.2動態(tài)讀寫存儲器(DRAM)

(2)414256的存儲芯片結(jié)構(gòu)組成:

存儲陣列讀出放大器與I/O門控制電路行地址緩沖/譯碼器列地址緩沖/譯碼器數(shù)據(jù)輸入/出緩沖器刷新控制/計數(shù)器時鐘發(fā)生器4.3.2動態(tài)讀寫存儲器(DRAM)

(2)414256的存儲芯片結(jié)構(gòu)存儲器訪問:行和列地址兩次輸入首先鎖存9位行地址A8~A0;

然后再鎖存9位列地址A8~A0。

經(jīng)譯碼選中存儲單元,在讀/寫控制信號控制下讀取信息。4.3.2動態(tài)讀寫存儲器(DRAM)

(2)414256的存儲芯片結(jié)構(gòu)刷新:●讀出時須預(yù)充電,即每次讀/寫均一次刷新?!裥枰?ms刷新一次。刷新時通過在512個行地址間按順序循環(huán)進行刷新,可以分散刷新,也可以連續(xù)刷新。4.3.2動態(tài)讀寫存儲器(DRAM)(3)增強型動態(tài)存儲芯片1M×4位EDRAM的結(jié)構(gòu)框圖

20位內(nèi)存地址

高11位低9位(2048行)(512列)A10~A0A8~A0●下一次讀優(yōu)先比較行地址,行地址相同時,從緩沖行讀出對應(yīng)列。否則,如上驅(qū)動。●兩優(yōu)點:讀出期間可同時刷新;允許在寫操作完成的同時啟動同一行的讀操作。4.3.2動態(tài)讀寫存儲器(DRAM)

要點:1.數(shù)據(jù)線與芯片位數(shù)一致,一般為8位居多;2.控制線一般具有讀、寫、片選信號;3.地址線隨芯片存儲容量線性變化。

1K單元:1024=21010根地址線

2K=11根,4K=12根8K=13根但二次鎖存地址的芯片有差別。4.4只讀存儲器(ROM)圖6.16掩膜ROM存儲結(jié)構(gòu)圖4.4.1掩膜ROM

位單元D3D2D1D0單元01010單元11101單元20101單元301104.4.2可擦編程只讀存儲器(EPROM)圖6.17浮柵MOSEPROM存儲電路反向電壓1.EPROM的存儲單元電路PN結(jié)勢壘D、S之間導(dǎo)通EPROM27C64●A0~A12:是13位地址線?!馜0~D7:是8位數(shù)據(jù)線。4.4.2可擦編程只讀存儲器(EPROM)2.典型EPROM芯片(2716、2732停產(chǎn))、2764、27128、27256等。

27C64、27C128、27C256等CHMOS型。27C64引腳圖●VPP:編程電源,編程時,應(yīng)加12.5V編程電源;正常工作時,連接+5V電源?!馪GM:是編程脈沖輸入?!馛E:片選信號,低電平有效●OE:輸出,當OE=0時,被選中可讀出;當OE=1時,禁止讀出。4.4.2可擦編程只讀存儲器(EPROM)

27C64讀出時序

27C64

的工作方式

方式CE#OE#PSEN#VPPD7~D0讀LLH5VDOUT維

持H××5V高阻編

程LHL12.5VDIN編程校驗LLH12.5VDOUT編程禁止H××12.5V高阻4.4.3電可擦只讀存儲器(EEPROM)

擦除:若VG的極性相反也可以使電荷從浮空柵流向漏極;還可按字節(jié)擦除。

編程:隧道二極管,它在第二柵與漏極之間電壓VG的作用下,使電荷通過它流向浮空柵。4.4.4Flash(閃速)存儲器

閃速存儲器是以單晶體管EPROM單元為基礎(chǔ)。●具有可靠的非易失性、電擦除性;●經(jīng)濟的高密度,低成本;固體性;●可直接執(zhí)行。能夠用于程序代碼和數(shù)據(jù)存儲的理想媒體;●迅速清除整個器件所有內(nèi)容,可字節(jié)操作;擦除和重新編程幾十萬次?!癫翆懰俣瓤欤咏赗AM。4.5CPU與存儲器的連接問題引入:實驗箱4.5CPU與存儲器的連接問題引入:用戶應(yīng)用板1用戶應(yīng)用板24.5CPU與存儲器的連接4.5.1連接存儲器的基本問題

1.把握要領(lǐng)---緊扣三總線CPU與存儲器連接示意

AB地址總線與容量對應(yīng);均經(jīng)鎖存器與M全部對應(yīng)相連接。

DB數(shù)據(jù)總線根據(jù)4、8位不同,分別與高8位或低8位對應(yīng)連接。

CB控制總線一般考慮CS、WE、RD、M/IO及相應(yīng)的控制邏輯。4.5.1連接存儲器的基本問題2.綜合考慮的因素1)CPU總線的帶負載能力可加驅(qū)動器或緩沖器2)速度匹配與時序控制盡量選快速芯片3)數(shù)據(jù)通路匹配

存儲器以字節(jié)為,16位或32位數(shù)據(jù),放連續(xù)的幾個內(nèi)存單元中,稱為“字節(jié)編址結(jié)構(gòu)”。(奇、偶體)4)合理的內(nèi)存分配分為ROM區(qū)和RAM區(qū)單元的位數(shù)與其數(shù)據(jù)線數(shù)相對應(yīng):

3.存儲器的片選與地址分配

10位地址,1024單元

8位地址,256單元

1)正確連接存儲器的關(guān)鍵點合理分配存儲空間,并正確譯碼!

芯片的片選信號和字選控制

當CS(或CE)=0時,芯片被選中當CS(或CE)

=

1時,芯片被封鎖

芯片單元與地址線數(shù)相對應(yīng)存儲容量=1024×8=8K位=1K字節(jié)8根數(shù)據(jù)線◆芯片選擇:在芯片地址線位數(shù)的基礎(chǔ)上擴展地址線,

3.存儲器的片選與地址分配

每只芯片均有一條片選線CS(CE),選通芯片?!羝瑑?nèi)地址:由存儲器芯片上地址線編碼決定。擴展多芯片時解決2個問題:擴展線位數(shù)n與擴展芯片N的關(guān)系為

2n=N2)地址線位數(shù)擴展及地址分配CS。并由擴展線控制芯片的片選3.存儲器的片選與地址分配例如擴展4片4KB字節(jié)的存儲器,則第3只芯片的地址:A11A00000

0000

0000→B000H1111

1111

1111→BFFFH12位芯片內(nèi)地址★同容量存儲芯片的地址線擴展擴展的地址編碼放在高位,芯片地址編碼放在低位。最低最高A15A14A13A12

1011

1011

3位擴展地址

★不同容量存儲芯片地址線擴展以地址線位數(shù)最多的芯片為準進行擴展,在差別位置插入無關(guān)位。3.存儲器的片選與地址分配例如擴展1片4K字節(jié)和1片8K字節(jié)存儲器。A14A13A12A11A08KB芯片100

0000

0000

0000→4000H~

101

1111

1111

1111→5FFFH4KB芯片01×

0000

0000

0000→2000H~

01×

1111

1111

1111→3FFFH插入無關(guān)位的第二種方法(可擴展的地址線充足時)★不同容量存儲芯片地址線擴展以地址線位數(shù)最多的芯片為準進行擴展,在差別位置插入無關(guān)位。3.存儲器的片選與地址分配例如擴展1片4K字節(jié)和1片8K字節(jié)存儲器。A15A14A13A12A11A08KB芯片10×0

0000

0000

0000→8000H(A000H)

10×1

1111

1111

1111→9FFFH(BFFFH)4KB芯片01××

0000

0000

0000→4000H(6000H)

01××

1111

1111

1111→4FFFH(6FFFH)4.5.2存儲器的譯碼方法1.線選譯碼法▲方法:用某一擴展位直接作為片選信號?!鴥?yōu)點:無譯碼電路,線路簡單,成本低?!秉c:有地址重疊現(xiàn)象,浪費大量的存儲空間。圖6.24存儲器線選譯碼電路圖4.5.2存儲器的譯碼方法1.線選譯碼法▲方法:用某一擴展位直接作為片選信號。▲優(yōu)點:無譯碼電路,線路簡單,成本低。▲缺點:有地址重疊現(xiàn)象,浪費大量的存儲空間。圖6.24存儲器線選譯碼電路圖A14A13A12在同一時刻只能有一位為0

其中:A12=0選中片1,地址空間為6000H~6FFFH;

(A15的無關(guān))重疊區(qū)域之一為E000H~EFFFH;A13=0選中片2,地址空間為5000H~5FFFH;

A14=0選中片3,地址空間為3000H~3FFFH。A2A1A0Yi000001010

0111001011101114.5.2存儲器的譯碼方法74LS-138是常用的3-8譯碼器圖6.6片選控制譯碼邏輯0110111011102.全譯碼法常用譯碼器有雙2-4譯碼器、3-8譯碼和4-16譯碼器等。4.5.2存儲器的譯碼方法2.全譯碼法▲方法:低位地址線作片內(nèi)字選;高位擴展線全部參加譯碼。▲缺點:需加譯碼電路▲優(yōu)點:無地址重疊現(xiàn)象,地址空間唯一性。6.25全譯碼法的存儲器系統(tǒng)電路圖4.5.2存儲器的譯碼方法3.混合譯碼法

一部分空余地址線參加譯碼一部分用于線選連接圖6.26

片選方式的選擇要根據(jù)系統(tǒng)復(fù)雜程度綜合分析確定。4.5.3存儲器與CPU的連接1.存儲器的分體結(jié)構(gòu)●8086CPU有16位數(shù)據(jù)線—→高8位、低8位存儲體為何要分體:存儲芯片數(shù)據(jù)線8位,CPU數(shù)據(jù)線>=16位●80486CPU有32位數(shù)據(jù)線—→4個8位的存儲體★486四個存儲體的選擇信號:BE0~

BE3●Pentium有8個存儲體的體選信號:BE0~BE7BHEA04.5.3存儲器與CPU的連接1.存儲器的分體結(jié)構(gòu)4.5.3存儲器與CPU的連接1.存儲器的分體結(jié)構(gòu)有效選中高8位(奇數(shù)體)A0=0選中低8位(偶數(shù)體)

高位512k×8

低位512k×8

二者均有效=00時,選中16位字4.5.3存儲器與CPU的連接

●N×1位芯片,擴展N個字節(jié),用8片并列成一組;

●1K×4位芯片,擴展1KB,要用2片并列成一組。2.位擴展

★用多塊存儲器芯片重疊使用。并成一個字節(jié)或字長的存儲體。

★主要是數(shù)據(jù)線按位排列,存放數(shù)據(jù)的某個對應(yīng)位,并行連接到CPU的數(shù)據(jù)線上。

★組內(nèi)每片的地址線、控制線并在一起;再與CPU的相應(yīng)信號線連接。4.5.3存儲器與CPU的連接2.位擴展讀寫片選控制線組內(nèi)并聯(lián)組內(nèi)各芯片地址線并聯(lián)數(shù)據(jù)線按位組分別連接DB4.5.3存儲器與CPU的連接2.位擴展擴展第二組讀寫片選控制線組內(nèi)并聯(lián)組內(nèi)各芯片地址線并聯(lián)數(shù)據(jù)線按位組分別連接DB4.5.3存儲器與CPU的連接3.字擴展要領(lǐng):各位組地址線、數(shù)據(jù)線、讀寫控制線橫向延伸串聯(lián)。片選線經(jīng)譯碼器分別連接!組2組1組4組3擴展容量256B×4組=1KB(組內(nèi)256×4位×2片)

CPU與存儲器典型連接1.設(shè)計地址譯碼電路步驟:(1)確定(擴展)地址線數(shù)(2)確定地址分配(3)畫地址分配圖和位圖(4)畫出地址譯碼電路圖并連接

實用中,應(yīng)盡可能選擇大容量片,以簡化電路和減少板卡面積。4.5.4CPU與存儲器典型連接

例如27C64和62C64構(gòu)成32KB的EPROM和32KB的SRAM(0000H~0FFFH)。(1)確定地址線數(shù)27C6462C64芯片上13根A12~A032KBROM需4片32KBRAM需4片8片;擴展A15~A13作片選64KB連續(xù)地址空間需要16根4.5.4CPU與存儲器典型連接芯片編號類型與容量地址范圍0ROM8KB0000H~1FFFH1ROM8KB2000H~3FFFH2ROM8KB4000H~5FFFH3ROM8KB6000H~7FFFH4RAM8KB8000H~9FFFH5RAM8KBA000H~BFFFH6RAM8KBC000H~DFFFH7RAM8KBE000H~FFFFH(3)

畫出地址分配表和地址位圖(2)

確定地址分配

考慮地址連續(xù),設(shè)計ROM占用前32KB,地址范圍0~7FFFH;RAM占用后32KB,地址范圍8000~0FFFFH。片間地址線片內(nèi)地址線A15A14A13A12~A00000號ROM芯片0011號0102號0113號1004號RAM芯片1015號1106號1117號4.5.4CPU與存儲器典型連接考慮M/IO=1才選中存儲器,與G相連;A15~A13與譯碼輸入端ABC連接。(4)畫出地址譯碼電路問題!芯片內(nèi)地址連續(xù),但不適應(yīng)分體結(jié)構(gòu)4.5.4CPU與存儲器典型連接芯片號類型與容量地址范圍0ROM8KB0000H~3FFFH的偶數(shù)體18KB0000H~3FFFH的奇數(shù)體28KB4000H~7FFFH的偶數(shù)體38KB4000H~7FFFH的奇數(shù)體4RAM8KB8000H~BFFFH的偶數(shù)體58KB8000H~BFFFH的奇數(shù)體68KBC000H~FFFFH的偶數(shù)體78KBC000H~FFFFH的奇數(shù)體(3)’畫出分體結(jié)構(gòu)地址分配表和地址位圖(2)’確定地址分配片間地址線片內(nèi)地址線體選A15A14A13~A1A0000號ROMBHE#011號A0102號BHE#113號A0004號RAMBHE#015號A0106號BHE#117號4.5.4CPU與存儲器典型連接

用BHE和A0作奇偶存儲體控制信號;A15~A14與譯碼輸入端B、C連接。注意A端接地,M/IO接G端!可用2—四譯碼器(4)’畫出地址譯碼電路4.5.4CPU與存儲器典型連接前述64KB分存儲體例題,與8086連接電路如下:2.存儲器與8086CPU的連接BHE接4片,A0接4片;各ROM兩片,RAM兩片4.5.4CPU與存儲器典型連接前述64KB分存儲體例題,與8086連接電路如下:ROM的偶數(shù)體是0、2片,奇數(shù)體是1、3片;

RAM的偶數(shù)體是4、6片,奇數(shù)體是5、7片。2.存儲器與8086CPU的連接4.5.4CPU與存儲器典型連接前述64KB分存儲體例題,與8086連接電路如下:

奇數(shù)體的1、3片和5、7片數(shù)據(jù)線接到CPU的高8位D15~D8;

偶數(shù)體的0、2片和4、6片數(shù)據(jù)線接到CPU的低8位D7~D0;2.存儲器與8086CPU的連接4.5.4CPU與存儲器典型連接前述64KB分存儲體例題,與8086連接電路如下:問題:部分譯碼有地址重疊!也可以用A19A18A17高位譯碼,中間插入無關(guān)位。2.存儲器與8086CPU的連接4.5.4CPU與存儲器典型連接延伸一:改用128K×8,擴成1024KB存儲器。(片上17線,總20線)

觀察改動!譯碼:A19A18片內(nèi):A17~A1容量:512KB×22.存儲器與8086CPU的連接4.5.4CPU與存儲器典型連接2.存儲器與8086CPU的連接延伸二:改用128K×8,擴成1024KB存儲器為全RAM。

思考:僅全部改接成RAM應(yīng)改動那些連線?RAMRAMRAMRAM●●●●31204.6高速緩存Cache及其工作原理

在慢速的DRAM和快速CPU之間插入速度較快、容量較小的SRAM,起到緩沖作用,又不使成本上升過高。

●原因:程序訪問的局部性。對局部范圍的存儲器地址頻繁訪問,而對此范圍以外的地址則訪問甚少的現(xiàn)象,就稱為程序訪問的局部性。加之循環(huán)程序段和子程序段要重復(fù)執(zhí)行多次。●

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