EDASPOC綜合設計與實踐-哈爾濱工業(yè)大學中國大學mooc課后章節(jié)答案期末考試題庫2023年

EDASPOC綜合設計與實踐_哈爾濱工業(yè)大學中國大學mooc課后章節(jié)答案期末考試題庫2023年如果輸入信號為in，輸出信號為out，則以下程序的功能是？（）regint_reg;always@(posedgeclkornegedgerst)beginif(!rst)int_reg<=0;elseint_reg<=in;endassignout=~int_reg∈

參考答案:

檢測in的上升沿

速度和面積折衷設計思想的常見設計技巧有（）

參考答案:

邏輯復制_乒乓操作_串并轉(zhuǎn)換

以下程序所起的作用為（）always@(posedgeclk_aornegedgerst_n)beginif(rst_n==1'b0)signal_a<=1'b0;elseif(pulse_a_in)signal_a<=1'b1;elseif(signal_b_a2)signal_a<=1'b0;else;end

參考答案:

在時鐘域clk_a下，生成展寬信號signal_a

在步進電機細分控制器中，以下程序所起的作用為（）always@(posedgeclkornegedgerst)beginif(!rst)begincounta_h<=0;counta_l<=0;pos_pxa_clk<=0;neg_pxa_clk<=0;endelsebeginif(pxa==1)begincounta_h<=counta_h+1;counta_l<=0;if(counta_h==1)pos_pxa_clk<=1;elsepos_pxa_clk<=0;end......

參考答案:

邊沿檢測模塊

三相步進電機常用的通電方式有（）

參考答案:

三相單三拍通電方式_三相單、雙六拍通電方式_三相雙三拍通電方式

若輸入inputclk為100Mhz、signal_in為10MHz，若執(zhí)行以下程序，則輸出outputsignal_out為（）moduletop(//inputsinputclk,//快速時鐘inputrst_n,inputsignal_in,//慢速時鐘域//outputsoutputsignal_out//同步后的信號);regsignal_in_reg1;regsignal_in_reg2;regsignal_in_reg3;assignsignal_out=signal_in_reg3;always@(posedgeclk)beginif(!rst_n)beginsignal_in_reg1<=0;signal_in_reg2<=0;signal_in_reg3<=0;endelsebeginsignal_in_reg1<=signal_in;signal_in_reg2<=signal_in_reg1;signal_in_reg3<=signal_in_reg2;endendendmodule

參考答案:

100MHz

計算x=a×b×c×d和y=b×c×d×e，若采用表達式共享方式，則需要消耗的乘法器個數(shù)為（）

參考答案:

4

以下程序語句是利用了面積優(yōu)化策略中的哪類共享原則（）moduleselect_muti(a,b,c,d,y);inputa,b,c,d;wirea,b,c,d;regx;outputy;always@(aorcord)if(d==0)x<=a;elsex<=c;assigny=x+b;endmodule

參考答案:

操作符共享

對于yi=ai×bi×ci+di，時鐘周期為1ns，若采用非流水線設計時，那么從輸入到輸出花費的時間為（）

參考答案:

3ns

相同階次的FIR和IIR濾波器，哪種類型的濾波器性能更好

參考答案:

IIR濾波器性能優(yōu)于FIR濾波器

根據(jù)濾波器的結(jié)構(gòu)，其輸出僅與歷史輸入有關的濾波器稱為（）。

參考答案:

有限沖擊響應濾波器

下列Verilog程序代碼的作用是（）。always@(posedgeclkornegedgerst_n)beginif(rst_n==1'b0)beginsignal_r1<=1'b0;signal_r2<=1'b0;endelsebeginsignal_r1<=signal;signal_r2<=signal_r1;endend

參考答案:

使用雙鎖存器法將信號signal與時鐘clk進行同步

在光纖通信控制器的設計中，下列程序?qū)崿F(xiàn)的功能是？reg[8:0]state_reg;parameter[8:0]IDLE=9’b000000001;parameter[8:0]SYNC=9’b000000010;parameter[8:0]SOF=9’b000000100;parameter[8:0]TYPE=9’b000001000;parameter[8:0]LENGTH=9’b000010000;parameter[8:0]INS=9’b000100000;parameter[8:0]DATA=9’b001000000;parameter[8:0]CRC=9’b010000000;parameter[8:0]EOF=9’b100000000;

參考答案:

定義狀態(tài)寄存器，與8個狀態(tài)編碼

CRC校驗算法可以使用哪種硬件電路來實現(xiàn)

參考答案:

線性移位寄存器

在光纖通信控制器的接收模塊中，解串器采樣時鐘的頻率和相位由哪些因素決定？

參考答案:

頻率相位都由接收的數(shù)據(jù)決定

光纖通信控制器的控制邏輯狀態(tài)機，一般采用什么語句實現(xiàn)？

參考答案:

case語句

下列信號中，與接收模塊解串器采樣時鐘rclk同步的信號是（）？

參考答案:

解串器解串成功標志信號

給定一個二進制數(shù)據(jù)“00010”，其對應的正極性8B/10B編為（）。

參考答案:

010010

本講采用DDS的方法生成含有噪聲的正弦波，作為濾波器的輸入信號。下列程序是產(chǎn)生正弦表的python程序片段。請問該程序所產(chǎn)生的輸入信號中，噪聲頻率是信號頻率的（）倍？噪聲賦值是信號幅值的（）倍？WIDTH=16DEPTH=512base=2**(WIDTH-1)-1foriinrange(DEPTH):var1=int(base+0.8*sin(i/DEPTH*2*pi)*base)var2=int(0.1*sin(300*i/DEPTH*2*pi)*base)var=var1+var2

參考答案:

300，1/8

下列Verilog仿真程序中，濾波器工作的系統(tǒng)時鐘sys_clk的周期是（）？`timescale100ns/10psmoduletest_fir;//Inputsregsys_clk;regrst_n;initialbegin//InitializeInputssys_clk=0;rst_n=1;#50;rst_n=0;#100;rst_n=1;end//Createclockalways#2.5sys_clk=~sys_clk;endmodule

參考答案:

500ns

按照頻率特性，濾波器可分為（）。

參考答案:

高通濾波器_低通濾波器_帶阻濾波器_帶通濾波器

光纖通信系統(tǒng)中適合使用FPGA進行開發(fā)的部分是（）。

參考答案:

協(xié)議解析模塊

如下所示的語句中，21ns時，a,b,s的取值正確的是（）`timescale1ns/1psinitialbegina=0;b=0;s=0;#5s=1;#5a=1;s=0;#5s=1;#5a=0;b=1;s=0;#5s=1;#5a=1;b=1;s=0;#5s=1;end

參考答案:

a=0,b=1,s=0

`timescale1ns/1ps中1ns代表_____，1ps代表_____()

參考答案:

時間單位，時間精度

一個典型的SoC系統(tǒng)一般包含哪些部分（）。

參考答案:

可編程邏輯資源_片上存儲器_UART等外設接口_處理器

將硬件描述語言轉(zhuǎn)換為硬件電路的過程稱為（）

參考答案:

編譯

以下屬于FPGA結(jié)構(gòu)的是（）

參考答案:

布線資源_可編程邏輯塊（CLB）_可編程IO

以下屬于FPGA應用領域說法的是（）

參考答案:

FPGA可以靈活的對數(shù)字計算進行并行化、流水線等優(yōu)化_FPGA可以進行ASIC驗證_FPGA作為協(xié)處理器，在數(shù)據(jù)中心可以完成計算密集型和通信密集型任務，以減輕CPU的壓力

以下關于FPGA供電機制說法正確的是（）

參考答案:

內(nèi)核電壓是固定的電壓_內(nèi)部邏輯供電機制支持多種電平標準_FPGA內(nèi)部集成的專用電路比如PLL、ADC等，需要專用供電機制來驅(qū)動

以下關于FPGA時鐘說法正確的是（）

參考答案:

FPGA時鐘資源有全局時鐘網(wǎng)絡、區(qū)域時鐘網(wǎng)絡以及專有時鐘資源_區(qū)域時鐘網(wǎng)絡帶載能力和全局延遲不如全局時鐘引腳

以下屬于Intel公司FPGA配置文件的是（）

參考答案:

.mcs_.sof_.pof

在異步FIFO讀寫控制過程中（假設FIFO的實際地址寬度為4bit），下列讀寫地址信號能夠產(chǎn)生寫滿標志的是（）。

參考答案:

讀地址指針為00100，寫地址指針為11100

采用scipy軟件包signal工具箱的butter函數(shù)設計IIR濾波器，其函數(shù)調(diào)用如下所示。已知系統(tǒng)的采樣頻率fs=1kHz，那么該濾波器的上、下限截至頻率分別為（）？b,a=butter(order=3,[1,10,btype='band')

參考答案:

fL=500Hz,fH=5000Hz

下圖所示的濾波器電路所代表的傳遞函數(shù)是哪一個（）？【圖片】

參考答案:

y(n)=0.22x(n)+0.32x(n-1)+0.34x(n-2)+0.24x(n-3)

下列程序所實現(xiàn)濾波器的傳遞函數(shù)是（）？always@(posedgeclk)begin:Delay_Pipeline_processif(clk_enable==1'b1)begindelay_pipeline[0]<=filter_in;delay_pipeline[1]<=delay_pipeline[0];delay_pipeline[2]<=delay_pipeline[1];endendassignproduct3=delay_pipeline[2]*9‘b010011111;assignproduct2=delay_pipeline[1]*9‘b100011000;assignproduct1=delay_pipeline[0]*9‘b011110110;assignsum1=product1+product2;assignsum2=sum1+product3;assignout=sum2+product4;

參考答案:

y(n)=0.239x(n)+0.273x(n-1)+0.155x(n-2)

廣義的EDA技術指的是什么（）

參考答案:

電子設計自動化技術

下列程序所實現(xiàn)的操作是（）？y<=x>>1+x>>2+x>>4

參考答案:

y=x×0.8125

下列哪種方法可以將IIR濾波器轉(zhuǎn)化為FIR濾波器？

參考答案:

時域交叉法

從統(tǒng)計意義上講，相比于二進制編碼，采用CSD編碼的乘法運算可以將運算效率提升（）

參考答案:

40%

以下屬于DE2-70開發(fā)平臺系統(tǒng)時鐘頻率是（）

參考答案:

50MHZ

可用于跨時鐘域同步的方法有（）。

參考答案:

結(jié)繩同步法_雙鎖存器同步法_FIFO同步法

光纖通信的優(yōu)點包括（）。

參考答案:

傳輸距離長_安全性能高_傳輸容量大

對于具有兩個數(shù)據(jù)緩沖區(qū)的乒乓操作而言，輸入數(shù)據(jù)流的時鐘頻率可以是輸出數(shù)據(jù)流時鐘頻率的（）。

參考答案:

2倍

二進制乘法運算b=a×110110的最簡形式（采用CSD編碼）可表示為？

參考答案:

b=a<<6-a<<3-a

采用并行實例化方法設計IIR濾波器，是一種（）的優(yōu)化設計思想？

參考答案:

速度面積互換思想

決定濾波器頻率特性中過渡帶寬度的因素有（）。

參考答案:

濾波器類型_濾波器階數(shù)

下列程序片段實現(xiàn)了IIR濾波器優(yōu)化設計中的什么操作？always@(posedgeclk)begin:Multiplexparametereven=0,odd=1;reg[0:0]state;case(state)even:beginx_even<=x_in;x_odd<=x_last;y<=y_last;state<=odd;endodd:beginx_last<=x_in;y<=y_odd;y_last<=y_even;state<=even;endendcaseend

參考答案:

奇數(shù)、偶數(shù)周期數(shù)據(jù)的交替處理

以下關于Xilinx公司FPGA配置，說法正確的是（）

參考答案:

主SPI可以支持x1、x2、x4三種加載模式，三種加載模式加載速度不同_主BPI配置模式數(shù)據(jù)為并行形式_主SPI配置比主BPI配置速度要慢

基于Vivado開發(fā)環(huán)境進行FPGA設計的流程包括（）。

參考答案:

程序固化與驗證_設計輸入_設計實現(xiàn)_設計綜合

下列Verilog程序片段實現(xiàn)了輸入信號的讀取，請問程序中哪些因素決定了輸入信號的實際頻率？parameter[3:0]pha_step=4’b0001;always@(posedgesys_clkornegedgerst_n)beginif(!rst_n)rom_addr<=10'd0;elserom_addr<=rom_addr+pha_step;end//實例化ROMROM_IProm_sin(.clka(sys_clk),//inoputclka.addra(rom_addr),//input[8:0]addra.douta(rom_data)//output[7:0]douta);

參考答案:

pha_step的大小_ROM的存儲深度_sys_clk的頻率

下面關于嵌入式邏輯分析儀SignalTapII描述正確的是（）

參考答案:

SignalTapII顯示的信號跟采樣時鐘的頻率和采樣深度的設置有關。_SignalTapII占用FPGA的邏輯資源。

關于步進電機細分控制的描述正確的是（）

參考答案:

用近似正弦波的階梯型電流代替矩形波電流，帶動電機以更小的步距角轉(zhuǎn)動_細分數(shù)越大、步距角越小、電機運行越平穩(wěn)_將一個步距角細分成若干小步的驅(qū)動方式

在正弦信號發(fā)生器的實現(xiàn)中，下面這段程序?qū)崿F(xiàn)的是地址累加功能，請回答f_set變量實現(xiàn)的功能是（）always@(posedgeiCLK_50ornegedgerst)beginif(!rst)addr=0;elseaddr=addr+f_set;end

參考答案:

相位累加值

在步進電機細分控制器中，以下程序所起的作用為（）always@(posedgeclkornegedgerst)beginif(rst==1`b0)beginupcnten<=1`b1;endelsebeginif(reachtop==1`b1)upcnten<=1`b0;elsebeginif(reachbottom==1`b1)upcnten<=1`b1;end......

參考答案:

三角載波發(fā)生模塊

在步進電機細分控制器中，以下程序所起的作用為（）always@(posedgeclkornegedgerst)beginif(!rst)pxa<=0;elsebeginif(dataouta>=dataout)pxa<=1;elsepxa<=0;endend………

參考答案:

比較模塊

以下程序所起的作用為（）moduleaddr_out(clk,rst,addra,addrb,addrc,……);……inputrst;//讀地址(4096)output[11:0]addra,addrb,addrc;reg[11:0]addra,addrb,addrc;always@(posedgeclkornegedgerst)beginif(!rst)begincount<=0;addra<=0;addrb<=1365;addrc<=2730;end……

參考答案:

設置遍歷ROM表的三相正弦信號的初始地址

以下關于DE2-70開發(fā)平臺數(shù)碼管與LED說法正確的是（）

參考答案:

數(shù)碼管為共陽極數(shù)碼管_LED高電平點亮

以下關于EGO1開發(fā)平臺說法正確的是（）

參考答案:

EGO1集成了藍牙模塊，F(xiàn)PGA通過串口和藍牙模塊通信_多個數(shù)碼管共同顯示數(shù)字時，應該使每個數(shù)碼管片選端一直有效

Vivado開發(fā)環(huán)境的行為級仿真一般再（）之前即可進行。

參考答案:

設計綜合

某光纖通信系統(tǒng)采用8B/10B編碼對數(shù)據(jù)進行組幀，若要保證光纖上的串行數(shù)據(jù)發(fā)送速率為1.25Gbps，那么FPGA提供給串化器的工作時鐘頻率應為（）

參考答案:

125MHz

在光纖通信控制系統(tǒng)中采用乒乓操作，體現(xiàn)了哪種優(yōu)化設計思想

參考答案:

速度面積互換思想

濾波器的FPGA直接實現(xiàn)過程中，使用到的硬件設計技術包括（）？

參考答案:

乘法器設計_加法器設計_流水線技術

進行PS端UART外設端口配置時，端口引腳的選擇由什么因素決定（）？

參考答案:

SoC器件的型號_實際的硬件電路設計

調(diào)用ROMIP核時，ROM存儲器的大小由什么參數(shù)決定（）？

參考答案:

ROM的存儲深度_ROM端口的位寬

引腳約束文件可以實現(xiàn)哪些約束設置（）？

參考答案:

引腳電平標準_引腳驅(qū)動能力_引腳編號

系統(tǒng)仿真分為（）

參考答案:

行為仿真_時序仿真_功能仿真

若時鐘頻率為50MHz，正弦波包含【圖片】個數(shù)據(jù)，存儲在存儲器中，則當步長?θ=1時，即地址信號每次加1，一個時鐘周期讀一個點，則輸出信號的頻率約為（）。

參考答案:

195.3kHz

如圖所示，y2是?θ=2時的波形，y3的頻率為y2的2倍，則y3的?θ為（）。【圖片】

參考答案:

4

使用Guagle.exe來生成ROM所需的數(shù)據(jù)文件，若以數(shù)據(jù)長度為512、數(shù)據(jù)位寬為8獲得離散正弦數(shù)據(jù)，則該正弦數(shù)據(jù)的峰-峰值（最大值與最小值之差）為（）。

參考答案:

255

13.運用“加三移位法”將8位二進制數(shù)10110100轉(zhuǎn)換成十進制BCD為（）。

參考答案:

110000000

下列這段程序為相位累加器部分，是通過改變下列哪個參數(shù)來實現(xiàn)輸出頻率的調(diào)節(jié)（）。always@(posedgesclk_1Mornegedgerst_n)beginif(rst_n==1'b0)phase_sum<=‘d0;elsephase_sum<=phase_sum+FRQ_W;end

參考答案:

FRQ_W

下列這段程序為分頻器模塊，該程序?qū)崿F(xiàn)了（）分頻。modulediv_clk(inputwiresclk,outputwiresclk_1M);regclk_div=0;reg[31:0]count;always@(posedgesclk)beginif(count<25)count<=count+1;elsebegincount<=1;clk_div<=~clk_div;endendassignsclk_1M=clk_div;endmodule

參考答案:

50

下列這段程序可以實現(xiàn)下面什么功能（）。always@(posedgesclk_1Mornegedgerst_n)beginif(rst_n==1'b0)beginkey_reg0<=1'b0;key_reg1<=1'b0;endelsebeginkey_reg0<=key;key_reg1<=key_reg0;endendwirerise_flag;assignrise_flag=key_reg0&~key_reg1;

參考答案:

按鍵消抖。

DDS具有（）等突出優(yōu)點。

參考答案:

全數(shù)字化易于集成_輸出相位連續(xù)_轉(zhuǎn)換時間短_頻率分辨率高

下列這段波形發(fā)生器頂層模塊程序能實現(xiàn)的功能是（）。modulesingt(clk,dataout);inputclk;output[7:0]dataout;reg[5:0]addr;always@(posedgeclk)beginaddr=addr+1;endDATAROMU1(.address(addr),.q(dataout),.clock(clk));endmodule

參考答案:

調(diào)用定制的存儲器IP核_頻率控制字為1

下列哪款芯片支持SoC功能（）。

參考答案:

XC7Z100

ZYNQ系列的SoC芯片使用什么總線進行內(nèi)部通信（）。

參考答案:

AXI4總線

在編寫Testbench文件時，以下代碼的作用是（）。`timescale1ns/1nsregclk;initialbeginclk=0;forever#10clk=!clk;endsingenU1(clk_50M,dataout,rst);

參考答案:

生成50MHz的時鐘_生成周期為20ns的時鐘

在編寫的Testbench文件時，例化modulesingen(clk，data，rst)，以下形式正確的是（）。

參考答案:

singenU1(.data(dataout)，.clk(clk_50M)，.rst(rst))_singenU1(clk_50M，dataout，rst)_singenU1(.clk(clk_50M)，.data(dataout)，.rst(rst))

下列說法屬于相位截斷的高分辨率DDS的特點的是（）。

參考答案:

輸出的波形存在諧波信號_滿足頻率分辨率的情況下大大減少ROM的存儲容量

在DDS正弦信號發(fā)生器中，下列說法中能夠降低頻率分辨率的是（）。

參考答案:

降低系統(tǒng)時鐘頻率_增大相位累加器N的位數(shù)

下列是關于相位截斷高分辨率DDS輸出波形的討論，說法正確的是（）

參考答案:

可以通過濾波器來減少輸出波形的諧波含量_頻率越低，輸出波形的畸變越嚴重_輸出波形中，會有連續(xù)的若干個時鐘周期的數(shù)據(jù)相同

以下實例屬于FPGA層次化描述方式中的哪種描述方式？//Half_Adder.vmoduleHalf_Adder(A,B,S,C);inputA;inputB;outputS;outputC;assignS=A^B;assignC=A&B;endmodule

參考答案:

數(shù)據(jù)流描述方式

執(zhí)行下列程序時，會產(chǎn)生什么現(xiàn)象？（）always@(d)begin:ex5-23_proccase(d)2`b00:z<=1`b1;2`b01:z<=1`b0;2`b10:z<=1`b1;s<=1`b1;endbaseend//ex5-23_proc

參考答案:

產(chǎn)生鎖存器

對CLK1域到CLK2域設置多周期程序語句的描述正確的是（）set_multicycle_path-setup-from[get_clocksCLK1]-to[get_clocksCLK2]4set_multicycle_path-hold-from[get_clocksCLK1]-to[get_clocksCLK2]1

參考答案:

多周期建立為4，多周期保持為1

以下程序所起的作用為（）##FPGA輸出驅(qū)動一個寄存器##寄存器時鐘為虛擬時鐘dac_clk_ext，200MHzcreate_clock-period5.0-namedac_clk_extset_output_delay-clo