EDA技術(shù)概述資料課件

01/01/06電子設(shè)計(jì)自動化(EDA)技術(shù)概述本章概要:什么是EDA技術(shù)EDA技術(shù)發(fā)展過程EDA技術(shù)應(yīng)用對象IC設(shè)計(jì)層次電子設(shè)計(jì)方法（自底而上與自頂向下）什么是綜合可編程邏輯器件的自頂向下設(shè)計(jì)方法面向可編程邏輯器件的EDA設(shè)計(jì)流程什么是EDA技術(shù)EDA（ElectronicDesignAutomation）電子設(shè)計(jì)自動化： 指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。

狹義的EDA技術(shù)就是指以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語言等為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、邏輯優(yōu)化及邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、布局布線、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。EDA技術(shù)發(fā)展過程CAD階段（ComputerAidedDesign）CAE階段（ComputerAidedEngineering）EDA階段（ElectronicDesignAutomation）EDA技術(shù)發(fā)展過程CAD階段（20世紀(jì)60年代中期～20世紀(jì)80年代初期）

特點(diǎn)：一些單獨(dú)的工具軟件，電子系統(tǒng)設(shè)計(jì)各階段的工具軟件彼此獨(dú)立。 開始用計(jì)算機(jī)輔助進(jìn)行PCB布局布線、電路模擬、邏輯模擬及IC版圖繪制等工作。 由于設(shè)計(jì)各階段的軟件彼此獨(dú)立，不利于快速設(shè)計(jì)；且這些軟件不具備系統(tǒng)級的仿真與綜合，不利于復(fù)雜系統(tǒng)設(shè)計(jì)。EDA技術(shù)發(fā)展過程CAE階段（20世紀(jì)80年代初期～20世紀(jì)90年代初期）

特點(diǎn)：設(shè)計(jì)工具集成化。 各種設(shè)計(jì)工具如原理圖輸入、編譯鏈接、電路模擬、測試碼生成、版圖自動布局布線等，以及各種單元庫已齊全。由于采用了統(tǒng)一的數(shù)據(jù)管理技術(shù)，因而能夠?qū)⒏鱾€工具集成為一個CAE系統(tǒng)。按照設(shè)計(jì)方法學(xué)制定的流程，可以實(shí)現(xiàn)從設(shè)計(jì)輸入到版圖輸出的全程設(shè)計(jì)自動化。EDA技術(shù)發(fā)展過程EDA階段（20世紀(jì)90年代以來）

特點(diǎn)：高級語言描述，系統(tǒng)仿真和綜合。

1）高層綜合的理論與方法取得較大進(jìn)展，將EDA設(shè)計(jì)層次由寄存器傳輸級提高到系統(tǒng)級（行為級)。

2）采用硬件描述語言來描述設(shè)計(jì)，并形成了VHDL和VerilogHDL兩種標(biāo)準(zhǔn)硬件描述語言。

3）采用平面規(guī)劃（Floorplaning）技術(shù)對邏輯綜合和物理版圖設(shè)計(jì)進(jìn)行聯(lián)合管理，做到在邏輯綜合早期設(shè)計(jì)階段就考慮到物理設(shè)計(jì)信息的影響。

4）可測性綜合設(shè)計(jì)。

5）為帶有嵌入IP模塊的ASIC設(shè)計(jì)提供軟硬件協(xié)同系統(tǒng)設(shè)計(jì)工具。

6）建立并行設(shè)計(jì)工程框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境，以適應(yīng)當(dāng)今ASIC數(shù)字與模擬電路并存，硬件與軟件設(shè)計(jì)并存，產(chǎn)品上市速度要快的特點(diǎn)。EDA技術(shù)應(yīng)用對象EDA技術(shù)PCB設(shè)計(jì)PLD(可編程ASIC)設(shè)計(jì)半定制全定制ASIC設(shè)計(jì)混合ASIC設(shè)計(jì)IC設(shè)計(jì)EDA技術(shù)實(shí)現(xiàn)目標(biāo)IC設(shè)計(jì)層次按設(shè)計(jì)描述的抽象程度可分為以下層次：系統(tǒng)級算法（行為）級寄存器傳輸級邏輯門級電路級物理（版圖）級IC設(shè)計(jì)層次（系統(tǒng)級）抽象層次時(shí)序單位基本單元電路的功能描述前端系統(tǒng)級數(shù)據(jù)處理進(jìn)程及通信自然語言描述系統(tǒng)功能或相互通信的進(jìn)程后端系統(tǒng)級描述示例（智能燒烤機(jī)）數(shù)據(jù)采集信號轉(zhuǎn)換預(yù)處理火候控制鍵盤控制LCD顯示控制調(diào)料控制機(jī)械控制中心主控?cái)?shù)據(jù)存儲意外處理IC設(shè)計(jì)層次（算法級）抽象層次時(shí)序單位基本單元電路的功能描述前端系統(tǒng)級數(shù)據(jù)處理進(jìn)程及通信自然語言描述系統(tǒng)功能或相互通信的進(jìn)程算法（行為）級運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖后端算法級描述示例（溫度控制）熄火升溫等待降溫喂狗溫度到達(dá)門限溫度到達(dá)門限階段切換熟了焦了新任務(wù)IC設(shè)計(jì)層次(寄存器傳輸級)抽象層次時(shí)序單位基本單元電路的功能描述前端系統(tǒng)級數(shù)據(jù)處理進(jìn)程及通信自然語言描述系統(tǒng)功能或相互通信的進(jìn)程算法（行為）級運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器傳輸級時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)后端寄存器級描述示例(數(shù)字信號處理)寄存器MUX選擇時(shí)鐘時(shí)鐘ALU寄存器寄存器時(shí)鐘IC設(shè)計(jì)層次(邏輯門級)抽象層次時(shí)序單位基本單元電路的功能描述前端系統(tǒng)級數(shù)據(jù)處理進(jìn)程及通信自然語言描述系統(tǒng)功能或相互通信的進(jìn)程算法（行為）級運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器傳輸級時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)后端邏輯門級延時(shí)邏輯門、器件（晶體管）原理圖邏輯門級描述示例(RS觸發(fā)器)SRQQIC設(shè)計(jì)層次(電路級)抽象層次時(shí)序單位基本單元電路的功能描述前端系統(tǒng)級數(shù)據(jù)處理進(jìn)程及通信自然語言描述系統(tǒng)功能或相互通信的進(jìn)程算法（行為）級運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器傳輸級時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)后端邏輯門級延時(shí)邏輯門、器件（晶體管）原理圖電路級物理時(shí)間晶體管、R,L,C等電壓、電流的微分方程電路級描述示例(CMOS反向器)IC設(shè)計(jì)層次（物理級）抽象層次時(shí)序單位基本單元電路的功能描述前端系統(tǒng)級數(shù)據(jù)處理進(jìn)程及通信自然語言描述系統(tǒng)功能或相互通信的進(jìn)程算法（行為）級運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器傳輸級時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)后端邏輯門級延時(shí)邏輯門、器件（晶體管）原理圖電路級物理時(shí)間晶體管、R,L,C等電壓、電流的微分方程物理（版圖）級幾何圖形半定制、全定制與可編程ASIC設(shè)計(jì)方法半定制ASIC設(shè)計(jì)方法：

設(shè)計(jì)者可以只完成硬件的邏輯門級結(jié)構(gòu)描述，然后由集成電路制造者用門陣列或者標(biāo)準(zhǔn)單元方法將邏輯門級結(jié)構(gòu)映射到版圖，最后制造集成電路。全定制ASIC設(shè)計(jì)方法：

設(shè)計(jì)者自行設(shè)計(jì)出集成電路的掩膜版圖，由集成電路制造者根據(jù)版圖數(shù)據(jù)制造集成電路?？删幊藺SIC（可編程邏輯器件）設(shè)計(jì)方法：

設(shè)計(jì)者可以只完成硬件的寄存器傳輸級描述，然后由EDA工具進(jìn)行邏輯綜合和結(jié)構(gòu)綜合，生成可用于對器件編程的編程配置數(shù)據(jù)文件，最后下載到可編程邏輯器件。電子設(shè)計(jì)方法系統(tǒng)級算法級寄存器級邏輯門級電路級，版圖級…傳統(tǒng)：自底而上現(xiàn)代：自頂向下優(yōu)點(diǎn)：底層優(yōu)化程度高，設(shè)計(jì)中大規(guī)模集成電路時(shí)的經(jīng)濟(jì)性好缺點(diǎn)：整體把握性差，修改困難，工作量大，設(shè)計(jì)周期長，自動化程度低，資料不可重用，難以設(shè)計(jì)超大規(guī)模系統(tǒng)優(yōu)點(diǎn)：整體把握好，頂層優(yōu)化程度高，逐級仿真，及時(shí)修正，設(shè)計(jì)周期短，自動化程度高，資料可重用，可并行設(shè)計(jì)，適合超大規(guī)模系統(tǒng)設(shè)計(jì)（>10萬門）缺點(diǎn)：依賴EDA工具，依賴底層工藝庫，設(shè)計(jì)中大規(guī)模經(jīng)濟(jì)性不好什么是綜合自上而下電子設(shè)計(jì)過程：硬件的高層次抽象描述

硬件的低層次物理描述把設(shè)計(jì)抽象層次中的一種描述形式轉(zhuǎn)換成另一種描述形式設(shè)計(jì)與綜合的概念采用人工方式設(shè)計(jì)采用自動化的計(jì)算機(jī)輔助設(shè)計(jì)工具綜合設(shè)計(jì)層次行為域結(jié)構(gòu)域系統(tǒng)級算法級自然語言描述算法描述自然語言綜合(設(shè)計(jì))寄存器級數(shù)據(jù)流圖描述算法綜合(設(shè)計(jì))門級版圖級邏輯圖描述幾何圖形描述邏輯綜合(設(shè)計(jì))結(jié)構(gòu)綜合(設(shè)計(jì))IC設(shè)計(jì)各層次的設(shè)計(jì)與綜合軟件編譯器與硬件描述語言綜合器的比較”一對一“翻譯”創(chuàng)造性“轉(zhuǎn)化綜合的特點(diǎn)：綜合的過程涉及兩個方面： 一方面：轉(zhuǎn)化。 另一方面：優(yōu)化。相同的代碼，針對不同的foundry工藝庫(可編程ASIC元件庫)綜合出來的電路將不相同。相同的代碼，用不同的綜合工具綜合出的電路也可能不相同。綜合器不可能找出硬件設(shè)計(jì)的全部可能實(shí)現(xiàn)方式，從而不可能得出最優(yōu)的方案。自動綜合工具被廣泛采用的原因：

設(shè)計(jì)方案是否最優(yōu)并不重要，而設(shè)計(jì)成本和設(shè)計(jì)的可靠性(不出錯誤)是必須最先考慮的因素。可編程邏輯器件的自頂向下設(shè)計(jì)方法系統(tǒng)設(shè)計(jì)算法設(shè)計(jì)RTL設(shè)計(jì)系統(tǒng)驗(yàn)證算法驗(yàn)證RTL驗(yàn)證邏輯綜合結(jié)構(gòu)綜合后仿真編程數(shù)據(jù)下載硬件驗(yàn)證EDA工具輔助完成可綜合的設(shè)計(jì)可編程邏輯器件開發(fā)模式計(jì)算機(jī)目標(biāo)板下載電纜面向可編程邏輯器件的EDA設(shè)計(jì)流程設(shè)計(jì)輸入硬件描述語言原理圖波形圖器件測試設(shè)計(jì)準(zhǔn)備器件編程時(shí)序仿真功能仿真設(shè)計(jì)處理邏輯綜合結(jié)構(gòu)綜合設(shè)計(jì)準(zhǔn)備：

明確系統(tǒng)功能及技術(shù)指標(biāo)，論證系統(tǒng)設(shè)計(jì)方案。設(shè)計(jì)輸入原理圖輸入：從軟件系統(tǒng)提供的元件庫中調(diào)元件，畫原理圖，符合傳統(tǒng)設(shè)計(jì)的習(xí)慣。缺點(diǎn)：可移植性、重用性差，硬件描述語言輸入：用文本方式（軟件編程）描述設(shè)計(jì)。有VHDL、VerilogHDL兩個IEEE標(biāo)準(zhǔn)。優(yōu)點(diǎn)：與工藝無關(guān)，無須熟悉底層電路和PLD結(jié)構(gòu)，重用性好，輸入效率高，便于歸檔、交流。波形輸入：用于創(chuàng)建波形設(shè)計(jì)文件，及仿真測試向量。功能仿真（前仿真） 對可綜合模型進(jìn)行邏輯功能驗(yàn)證，不涉及具體器件的硬件性能，沒有延時(shí)信息。

設(shè)計(jì)處理（編譯）

編譯軟件對設(shè)計(jì)輸入文件進(jìn)行邏輯綜合、結(jié)構(gòu)綜合，最后生成可供器件編程用的編程文件。1）

語法檢查和設(shè)計(jì)規(guī)則檢查 如：文本文件中關(guān)鍵字有無輸錯；原理圖中有無漏連信號線，信號有無多重來源，總的設(shè)計(jì)有無超出器件資源或規(guī)定的限制等。2）邏輯綜合和優(yōu)化 將設(shè)計(jì)輸入文件，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最后生成門級甚至更底層的電路描述網(wǎng)表文件。3）

適配和分割 將綜合優(yōu)化后的邏輯與具體目標(biāo)器件中的宏單元和I/O單元進(jìn)行適配，將設(shè)計(jì)分割為便于識別的邏輯小塊映射到宏單元中。

4）

布局和布線以優(yōu)化的方式對邏輯元件布局，并實(shí)現(xiàn)元件間互連。時(shí)序仿真（后仿真） 針對目標(biāo)硬件完成布局布線后進(jìn)行的仿真，帶有硬件延時(shí)信息，是與實(shí)際器件工作情況更為接近的仿真。器件編程、測試 設(shè)計(jì)處理后，軟件自動生成供器件編程用的下載或配置文件，可通過編程器或編程電纜下載到可編程邏輯器件。開發(fā)軟件：集成開發(fā)環(huán)境這類軟件都是由PLD芯片廠家提供，基本都可以完成所有的設(shè)計(jì)輸入（原理圖或HDL)，綜合，仿真，布局布線，下載等工作。Altera公司上一代PLD開發(fā)軟件，使用者眾多。目前Altera已經(jīng)停止開發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺。Altera公司新一代PLD開發(fā)軟件，適合大規(guī)模FPGA的開發(fā)。Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx已經(jīng)停止開發(fā)Foundation，而轉(zhuǎn)向ISE軟件平臺。Xilinx公司目前的PLD開發(fā)軟件。Lattice公司的PLD開發(fā)軟件,目前最新軟件改名：ispLEVERispDesignEXPERT開發(fā)軟件：HDL前端輸入與系統(tǒng)管理軟件這類軟件主要是幫助用戶完成HDL文本的編輯和輸入工作，提高輸入效率，并不是必須的，更多人更習(xí)慣使用集成開發(fā)軟件或者綜合/仿真工具中自帶的文本編輯器，甚至可以直接使用普通文本編輯器。UltraEdit一個使用廣泛的編輯器，大部分版本并不直接支持HDL，但可以將UltraEdit安裝目錄下的VHDL93，VerilogHDL文件中的文字添加到WORDFILE.txt中，即可支持相應(yīng)的語言編輯，關(guān)鍵字將用不同色彩標(biāo)出。HDLTurboWriterVHDL/verilog專用編輯器，可大小寫自動轉(zhuǎn)換，縮進(jìn)，折疊，格式編排很方便。可直接使用FPGAadvantage做后端處理,此套軟件也可以編輯C/C++，Java等多重語言。HDLDesignerSeriesMentor公司的前端設(shè)計(jì)軟件，包括5個部分，涉及設(shè)計(jì)管理，分析，輸入等。VisialVHDL/VisalVerilog可視化的HDL/Verilog編輯工具,可通過畫流程圖等可視化方法生成一部分VHDL/Verilog代碼，innoveda公司出品。VisualElite

VisialHDL的下一代產(chǎn)品，能輔助系統(tǒng)級到電路級的設(shè)計(jì)。開發(fā)軟件：HDL邏輯綜合軟件這類軟件將HDL語言轉(zhuǎn)化成最基本的與或非門的連接關(guān)系（網(wǎng)表），輸出edf文件，導(dǎo)給PLD廠家的軟件進(jìn)行適配和布線。為了優(yōu)化結(jié)果，在進(jìn)行復(fù)雜HDL設(shè)計(jì)時(shí)，基本上都會使用這些專業(yè)的邏輯綜合軟件，而不使用PLD廠家的集成開發(fā)軟件中自帶的邏輯綜合功能。PrecisionRTLPrecisionPhysicalMAX+PLUSIIAdvancedsynthsisSynplify/SynplifyPro,VHDL/Verilog綜合軟件，口碑相當(dāng)不錯。Synplicity公司出品。LeonardoSpectrum,VHDL/VerilogHDL綜合軟件?？杉虞^多的約束條件，可控性強(qiáng)。Mentor公司的子公司ExemplarLogic公司出品。Mentor公司最新的VHDL/VerilogHDL綜合軟件。FPGAComplierII,VHDL/Verilog綜合軟件，Synopsys公司已停止發(fā)展FPGAexpress軟件，而轉(zhuǎn)到FPGAComplierII平臺。ALtera的一個免費(fèi)HDL綜合工具，安裝后可以直接使用，是MaxplusII的一個插件，用這個插件進(jìn)行語言綜合，比直接使用MaxplusII綜合的效果好。開發(fā)軟件：HDL仿真軟件對設(shè)計(jì)進(jìn)行仿真校驗(yàn)，包括布局布線以