計(jì)算機(jī)組成原理課程設(shè)計(jì)定點(diǎn)原碼一名乘法器的設(shè)計(jì)

課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：定點(diǎn)原碼一名乘法器的設(shè)計(jì)院（系）：計(jì)算機(jī)學(xué)院專業(yè)：班級(jí)：4401102學(xué)號(hào)：208姓名：指導(dǎo)教師：完成日期：目錄TOC\o"1-5"\h\z\o"CurrentDocument"第1章整體設(shè)計(jì)方案 1\o"CurrentDocument"設(shè)計(jì)原理 1\o"CurrentDocument"設(shè)計(jì)環(huán)境 2第2章詳細(xì)設(shè)計(jì)方案 3\o"CurrentDocument"頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn) 3\o"CurrentDocument"創(chuàng)建頂層圖形設(shè)計(jì)文件 3\o"CurrentDocument"器件的選擇與引腳鎖定 4\o"CurrentDocument"第二層模塊的設(shè)計(jì)與實(shí)現(xiàn) 5\o"CurrentDocument"功能模塊的設(shè)計(jì)與實(shí)現(xiàn) 5\o"CurrentDocument"2.3.1移位模塊的設(shè)計(jì)與實(shí)現(xiàn) 5\o"CurrentDocument"2.3.2乘數(shù)移位模塊的設(shè)計(jì)與實(shí)現(xiàn) 7\o"CurrentDocument"2.3.3選擇模塊的設(shè)計(jì)與實(shí)現(xiàn) 9\o"CurrentDocument"2.3.4控制模塊的設(shè)計(jì)與實(shí)現(xiàn) 112.3.5其他模塊的設(shè)計(jì)與實(shí)現(xiàn) 13\o"CurrentDocument"仿真調(diào)試 13\o"CurrentDocument"第3章編程下載與硬件測(cè)試 16\o"CurrentDocument"編程下載 16\o"CurrentDocument"硬件測(cè)試及結(jié)果分析 16\o"CurrentDocument"參考文獻(xiàn) 17\o"CurrentDocument"附錄（電路原理圖） 18第1章整體設(shè)計(jì)方案設(shè)計(jì)原理原碼一名乘，兩個(gè)原碼數(shù)相乘，其乘積的符號(hào)為相乘兩數(shù)符號(hào)的異或值，數(shù)值則為兩數(shù)絕對(duì)值之積。例：X=，Y=，計(jì)算乘積X*Y。*00001100110011000.在計(jì)算時(shí)，逐次按乘數(shù)每1位上的值是1仍是0，決定相加數(shù)取被乘數(shù)的值仍是取零值，而且相加數(shù)逐次向左偏移1位，最后一路求積。由于在計(jì)算機(jī)內(nèi)多個(gè)數(shù)據(jù)一般不能同時(shí)相加，一次加法操作只能求出兩數(shù)之和，因此每求得一個(gè)相加數(shù)，就與上次部份積相加每次計(jì)算時(shí)，相加數(shù)逐次向左偏移一名，由于最后的乘積位數(shù)是乘數(shù)（被乘數(shù)）的兩倍，因此加法器也需增到兩倍。部份積右移時(shí)，乘數(shù)寄放器同時(shí)右移一名，所以用乘數(shù)寄放器的最低位來控制相加數(shù)取被乘數(shù)或零，同時(shí)乘數(shù)寄放器接收部份積右移出來的一名，完成運(yùn)算后，部份積寄放器保留乘積的高位部份，乘數(shù)寄放器中保留乘積的低位部份。按照人工算法可以知道，原碼一名乘法的整體設(shè)計(jì)應(yīng)包括乘數(shù)寄放器，被乘數(shù)寄放器，移位電路，控制器，部份積五大模塊，包括一個(gè)輸入、輸出、控制器模塊，并作為頂層設(shè)計(jì)，以上五大模塊作為底層設(shè)計(jì)，采用硬件器件設(shè)計(jì)實(shí)現(xiàn)。因此，可以得出以下原理框圖設(shè)計(jì)如圖所示：圖原碼一名乘的邏輯電路框圖如上邏輯框圖中所示，其中B為被乘數(shù)寄放器，用來寄存被乘數(shù)，C為乘數(shù)寄放器，用來寄存乘數(shù)而且移位，A為部份積寄放器，寄存每次相加并移位后的數(shù)據(jù)，ALU加法器實(shí)現(xiàn)加法操作，移位電路用來對(duì)相加后的數(shù)據(jù)作移位處置，計(jì)數(shù)器控制移位次數(shù)和輸出結(jié)果。設(shè)計(jì)環(huán)境?硬件環(huán)境：偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀、XCV200實(shí)驗(yàn)板、微機(jī)；?EDA環(huán)境：Foundation設(shè)計(jì)軟件。該設(shè)計(jì)由設(shè)計(jì)入口工具，設(shè)計(jì)實(shí)現(xiàn)工具,驗(yàn)證工具三大部份組成.入口工具包括原理圖設(shè)計(jì)，有限狀態(tài)編輯器,硬件描述語言編輯器等。詳細(xì)設(shè)計(jì)方案頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖實(shí)現(xiàn)原碼一名乘的邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。創(chuàng)建頂層圖形設(shè)計(jì)文件頂層圖形文件由一個(gè)運(yùn)算器模塊組成，乘數(shù)X[7：0]，被乘數(shù)Y[7：0]，符號(hào)位XA，YA，脈沖CLK，清零端CLR位XA，YA，脈沖CLK，圖設(shè)計(jì)如下:CULMI勺.OITUaC加圖原碼一名乘頂層圖形文件結(jié)構(gòu)LOC=P?1OP9EL玲況L#同:CULMI勺.OITUaC加圖原碼一名乘頂層圖形文件結(jié)構(gòu)LOC=P?1OP9EL玲況L#同:口：枝頃工頃IFMIFAI:二IF.MFAE-F/ilL、蹈F/ilPAE-FAIFAEL\E1PAE、■WLOC?①:頃Jj：：=?4：:0UT15:間*:0UT13丫0UT1Z:巾IJTU:oma,oura:m,OUT?:0UT5■m,OUTE■mW蛆0伸。W蛆W蛆昕蛆WAD妍的0伸00FM站的0FM。沖D妍怕0FW項(xiàng)急5LDOP23410^232LC用1眼啰LDC=P2^睥其L：C=P；21L：C=Pj2]LCC=P；20LCC=P；ISL：C=PZ；LCC=P；loL：C=P?:LOC=P213器件的選擇與引腳鎖定器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200實(shí)驗(yàn)板，故采用的目標(biāo)芯片為XlinxXCV200可編程邏輯芯片。另外，在這次的設(shè)計(jì)中還有的涉及Verilog語言編程。引腳鎖定把頂層圖形文件中的輸入/輸出信號(hào)安排到XlinxXCV200芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及XlinxXCV200芯片引腳對(duì)應(yīng)關(guān)系如表所示。表信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系圖形文件中的輸入/輸出信號(hào)XCV200芯片引腳X[0]P47X[1]P48X⑵P49X[3]P50X[4]P53X[5]P54X[6]P55X[7]P56Y[0]P41Y[1]P40Y⑵P39Y[3]P38Y[4]P36Y[5]P35Y[6]P34Y[7]P33CLKP98CLRRP94LOADP97XAP96YAP95OUT[0]P213OUT[1]P215OUT[2]P216OUT[3]P217OUT[4]P218OUT[5]P220OUT[6]P221OUT[7]P222OUT[8]P223OUT[9]P224OUT[10]P228OUT[11]P229

OUT[12]P230OUT[13]P231OUT[14]P232OUT[15]P234OUT[16]P2352.2第二層模塊的設(shè)計(jì)與實(shí)現(xiàn)按照以上原理設(shè)計(jì)分析與可能框圖，可得出以下的第二層模塊的設(shè)計(jì)，其中各大模塊實(shí)現(xiàn)各部份功能。圖第二層模塊框圖功能模塊的設(shè)計(jì)與實(shí)現(xiàn)按照第二層模塊設(shè)計(jì)可知，整體設(shè)計(jì)由乘數(shù)寄放器，被乘數(shù)寄放器，移位電路，控制器，部份積五大模塊，以下介紹各個(gè)模塊的具體實(shí)現(xiàn)。2.3.1移位模塊的設(shè)計(jì)與實(shí)現(xiàn)為了簡(jiǎn)化設(shè)計(jì)，采用了Verilog語言設(shè)計(jì)，用語言實(shí)現(xiàn)移位功能，XX[7：0]表示輸入，CO表示加法器的進(jìn)位，CE表示使能端，CLR表示清零端，YY[7：0]表示移位后的輸出，CI標(biāo)記移出去的那一名，其設(shè)計(jì)進(jìn)程如下。創(chuàng)建Verilog源文件moduleYIWEIDIANLU(YY,XX,CE,CO,CI,CLR);output[7:0]YY;reg[7:0]YY;input[7:0]XX;inputCE;inputCLR;inputCO;outputCI;regCI;always@(CLR)beginif(CLR)YY<=0;elsebeginYY[7]<=CO;YY[6]<=XX[7];YY[5]<=XX[6];YY[4]<=XX[5];YY[3]<=XX[4];YY[2]<=XX[3];YY[1]<=XX[2];YY[0]<=XX[1];CI<=XX[0];endendendmodule創(chuàng)建元件圖形符號(hào)

下

如

號(hào)

符

形圖n-lz<_o下

如

號(hào)

符

形圖n-lz<_o一山（3）功能仿真對(duì)創(chuàng)建的移位器件YIWEIDIANLU進(jìn)行功能仿真，驗(yàn)證其功能的正確性?？捎肵ilinxFoundation編譯器的Simulator模塊實(shí)現(xiàn)。功能仿真圖如下：表2.3.1移位器件功能表描述XX[7：0]YY[7：0]CICOCECLR0F0710100F8711100F000011從以上表中數(shù)據(jù)可以看出，當(dāng)CLR為1時(shí)，該器件清零，輸出YY[7：0]為零，為零時(shí)，有移位功能，CO為移位后高位的補(bǔ)充值。CI標(biāo)記移出的那一名，用來送往乘數(shù)寄放器中移位的高位補(bǔ)充，CE為此器件的使能端，保證該器件工作，該器件成功創(chuàng)建。2.3.2乘數(shù)移位模塊的設(shè)計(jì)與實(shí)現(xiàn)為了標(biāo)記乘數(shù)移位前的最低位，設(shè)計(jì)CHENG寄放器，輸入別離用DIN[7：0]表示，移位后結(jié)果用Q[7：0]表示，高位補(bǔ)充用SIN表示，移出的一名用KIN表示，其設(shè)計(jì)進(jìn)程如下。創(chuàng)建Verilog源文件moduleCHENG(LOAD,SIN,DIN,CLK,CLR,Q,KIN);inputLOAD;inputSIN;input[7:0]DIN;inputCLK;inputCLR;output[7:0]Q;reg[7:0]Q;outputKIN;regKIN;always@(posedgeCLKorposedgeCLR)beginif(CLR)Q<=0;elseif(LOAD)Q<=DIN;elsebeginKIN<=Q[0];Q<=Q>>1;Q[7]<=SIN;endendendmodule創(chuàng)建元件圖形符號(hào)元件符號(hào)如下：

U22Verltagcode

LOAD QU?]KINSINKINBIMITO]CLFCHENO(3)功能仿真對(duì)創(chuàng)建的乘數(shù)移位寄放器(CHENG)進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用XilinxFoundation編譯器的Simulator模塊實(shí)現(xiàn)。功能仿真圖如下:U5.L0AD....U5.5IN n.3IF7.(kezU5.CLK UE.CLR U5"施#U5.KIN 表2.3.2乘數(shù)移位寄放器功能表描述DINSINLOADCLKCLRKINQ70901上升沿11000911上升沿01090900上升沿01040910上升沿0184從以上表中數(shù)據(jù)可以看出，當(dāng)CLR為1時(shí)，該器件清零，輸出Q[7：0]為零，CLR為零時(shí)，有移位功能，SIN為移位后高位的補(bǔ)充值。KIN標(biāo)記移出的那一名，用來判斷下次加法加零仍是被乘數(shù)，CLK上升沿有效，保證該器件工作，該器件成功創(chuàng)建。2.3.3選擇模塊的設(shè)計(jì)與實(shí)現(xiàn)選擇器XUAN2的輸入別離用0，B[7：0]表示，選擇后結(jié)果輸出用QOUT[7：0］表示，選擇信號(hào)用SO表示，其設(shè)計(jì)進(jìn)程如下。（1）創(chuàng)建Verilog源文件moduleXUAN2(B,SO,QOUT);input[7:0]B;inputSO;output[7:0]QOUT;reg[7:0]QOUT;always@(SO)beginif(SO)QOUT<=B;elseQOUT<=0;endendmodule（2）創(chuàng)建元件圖形符號(hào)元件圖形符號(hào)：U18VerltogcodeDOUTUIUGOXUAN2（3）功能仿真對(duì)創(chuàng)建的選擇器元件（XUAN2）進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用XilinxFoundation編譯器的Simulator模塊實(shí)現(xiàn)。功能仿真圖如下：BU8.B7.(heK)#lCs0：OEU8.SO U8.QOUT7.(he:Cs000JOEJOO)(OE l00JOEJOOJOE加表2.3.3選擇器功能表描述B[7:0]SOQOUT[7:0]0E10E0E000從以上表中數(shù)據(jù)可以看出，當(dāng)選擇信號(hào)為1時(shí)，該器件輸出QOUT[7：0]為輸入值B[7：0]，被選擇信號(hào)為0時(shí)，該器件輸出00，由功能表知，該器件成功創(chuàng)建。2.3.4控制模塊的設(shè)計(jì)與實(shí)現(xiàn)設(shè)計(jì)為6位原碼一名乘，計(jì)數(shù)器為模9計(jì)數(shù)器，上升沿計(jì)數(shù)，有清零功能，其設(shè)計(jì)進(jìn)程如下。(1)創(chuàng)建Verilog源文件moduleJISHU(CLK,CLR,QOUT,CO);inputCLK;inputCLR;output[3:0]QOUT;reg[3:0]QOUT;outputCO;regCO;always@(posedgeCLKorposedgeCLR)beginif(CLR)beginQOUT<=0;CO<=1;endelseif(QOUT==9)beginQOUT<=0;

CO<=1;endelsebeginQOUT<=QOUT+1;CO<=0;endendendmodule(2)創(chuàng)建元件圖形符號(hào)元件圖形符號(hào)如下：IVerilogcodeCLK QOUT[3:0]CLRCOU9CLRCOJISHU（3）功能仿真對(duì)創(chuàng)建的計(jì)數(shù)器元件（JISHU）進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用XilinxFoundation編譯器的Simulator模塊實(shí)現(xiàn)。功能仿真圖如下:功能仿真圖如下:表2.3.4計(jì)數(shù)器功能表描述CLKCLRCOQOUT（次數(shù)）上升沿有效100~8上升沿有效019

從以上表中數(shù)據(jù)可以看出，當(dāng)脈沖信號(hào)為上升沿時(shí)，該器件輸出QOUT[7：0]記錄次數(shù)從0到9，當(dāng)記滿9次時(shí)，該器件CO輸出1，其余CO輸出都為0，由功能表知，該器件是一個(gè)模9的計(jì)數(shù)器，成功創(chuàng)建。2.3.5其他模塊的設(shè)計(jì)與實(shí)現(xiàn)采用原有的XCV200可編程邏輯芯片加法器件ADD8實(shí)現(xiàn)電路中的加法，采用FD8CE8位寄放器寄存部份積。ADD8：為8位的加法器，其中A[7：0]，B[7：0]為兩個(gè)輸入端口，CO為向后一名的進(jìn)位標(biāo)志，CI為前一名向加法器的進(jìn)位，OFL為溢出，S[7：0]為結(jié)果輸出?！狝R。］—AR。］FD8CE：為8位寄放器，其中D[7：FD8CE：為8位寄放器，端，控制該器件工作，C為脈沖控制端，CLR為清零端，CLR為1時(shí)該器件清零，Q[7：0]為數(shù)據(jù)輸出端口，當(dāng)脈沖有效，CLR無效，輸出等于輸入。FD8CE仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本次設(shè)計(jì)為原碼一名

乘法，設(shè)計(jì)完成主要采用功能仿真方式對(duì)設(shè)計(jì)的電路進(jìn)行仿真從而驗(yàn)證其電路功能的正確性。（1）成立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先成立仿真波形文件，選擇仿真信號(hào)CLK，CLR，LOAD，數(shù)據(jù)輸入X[7：0]，Y[7：0]，符號(hào)位輸入XA，YA，結(jié)果輸出OUT[16：0]，對(duì)以上選定的輸入信號(hào)設(shè)置參數(shù)，驗(yàn)證輸出信號(hào)的正確性，選定仿真信號(hào)和設(shè)置的參數(shù)如表所示。表仿真信號(hào)選擇和參數(shù)設(shè)置輸入信號(hào)輸出信號(hào)CLKCLRLOADX[7：0]Y[7：0]XAYAOUT[16：0]上升沿110000上升沿0100上升沿0000上升沿0000上升沿0010上升沿0001上升沿0001上升沿0000（2）功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖所示，仿真數(shù)據(jù)結(jié)果如表所示。對(duì)表與表的內(nèi)容進(jìn)行對(duì)比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)的正確Ul.CIK CsU1.Ul.CIK CsU1.LOAD?…,Ceui.?....CeCe]宣]U頃 urn Ce[JIDUT16(he:]DOOOOIS圖功能仿真波形結(jié)果表仿真數(shù)據(jù)結(jié)果

輸入信號(hào)輸出信號(hào)CLKCLRLOADX[7：0]Y[7：0]XAYAOUT[16：0]上升沿11000000030上升沿0100上升沿0000上升沿0000上升沿0010上升沿0001上升沿0001上升沿0000第3章 編程下載與硬件測(cè)試編程下載功能仿真通過以后，通過編譯，若成功，則編程下載功能，將取得的*.bit文件，然后下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。由于這次設(shè)計(jì)編譯有點(diǎn)問題，不能通過，最終沒能成功下載，實(shí)驗(yàn)沒能完美的完成，有點(diǎn)遺憾，分析其原因，可能是由于Verilog語言設(shè)計(jì)不太成熟，編譯雖然沒有什么問題，可下載時(shí)要求比較嚴(yán)格，沒能通過。3.2硬件測(cè)試及結(jié)果分析XCV200實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系XCV200芯片引腳信號(hào)XCV200實(shí)驗(yàn)板X[7：0]K0Y[7：0]K1XAK2（0）YAK2（1）LOADK2（2）CLRRK2（3）CLKK2（4）OUT[7：0]D0利用表中的參數(shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用XCV200實(shí)驗(yàn)板的開關(guān)輸入數(shù)據(jù)，觀察輸出OUT[16：0]。參考文獻(xiàn)[1]曹昕燕.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)[M].北京：清華大學(xué)出版社，2006⑵范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與EDA設(shè)計(jì)