Quartus-II-中常見Warning-原因及解決方法

QuartusII中常見Warning原因及解決方法Foundclock-sensitivechangeduringactiveclockedgeattimevtime>onregister"vname>"原因：vectorsourcefile中時鐘敏感信號(如：數(shù)據(jù)，允許端，清零，同步加載等)在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導(dǎo)致結(jié)果不正確。措施：編輯vectorsourcefileVerilogHDLassignmentwarningat<location>:truncatedvaluewithsize<number>tomatchsizeoftarget(vnumber>原因:在HDL設(shè)計中對目標(biāo)的位數(shù)進(jìn)行了設(shè)定，如:reg[4:0]a;而默認(rèn)為32位，將位數(shù)裁定到合適的大小措施:如果結(jié)果正確，無須加以修正，如果不想看到這個警告,可以改變設(shè)定的位數(shù)Allreachableassignmentstodata_out(10)assign'O',registerremovedbyoptimization原因:經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9腳，空或接地或接上了電源措施:有時候定義了輸出端口，但輸出端直接賦0’，便會被接地，賦T接電源。如果你的設(shè)計中這些端口就是這樣用的，那便可以不理會這些warningFoundpinsfunctioningasundefinedclocksand/ormemoryenables原因:是你作為時鐘的PIN沒有約束信息?？梢詫ο鄳?yīng)的PIN做一下設(shè)定就行了。主要是指你的某些管腳在電路當(dāng)中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此Quartusll把“clk”作為未定義的時鐘。措施:如果clk不是時鐘，可以加“notclock”的約束；如果是，可以在clocksetting當(dāng)中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timinganalysissettings...>Individualclocks...>...TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因?yàn)镸AXII是比較新的元件在Quartusll中的時序并不是正式版的，要等ServicePack措施:只影響Quartus的WaveformWarning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:將setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改成OFFFoundclockhightimeviolationat14.8nsonregister"|counter|lpm_counter:count1_rtl_0|dffs[11]"原因:違反了steup/hold時間，應(yīng)該是后仿真，看看波形設(shè)置是否和時鐘沿符合steup/hold時間措施:在中間加個寄存器可能可以解決問題warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因:時鐘抖動大于數(shù)據(jù)延時，當(dāng)時鐘很快，而if等類的層次過多就會出現(xiàn)這種問題，但這個問題多是在器件的最高頻率中才會出現(xiàn)措施：setting-->timingRequirements&Options-->Defaultrequiredfmax改小一些，如改到50MHZDesigncontains<number>inputpin(s)thatdonotdrivelogic原因:輸入引腳沒有驅(qū)動邏輯(驅(qū)動其他引腳)，所有的輸入引腳需要有輸入邏輯措施:如果這種情況是故意的，無須理會，如果非故意，輸入邏輯驅(qū)動.Warning：Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因：FF中輸入的PLS的保持時間過短措施：在FF中設(shè)置較高的時鐘頻率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:如果你用的CPLD只有一組全局時鐘時，用全局時鐘分頻產(chǎn)生的另一個時鐘在布線中當(dāng)作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產(chǎn)生的問題都不一樣。措施:如果用有兩組以上全局時鐘的FPGA芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因：時序要求未滿足，措施:雙擊CompilationReport-->TimeAnalyzer-->紅色部分(如clocksetup:'clk'等)-->左鍵單擊listpath,查看fmax的SLACKREPORT再根據(jù)提示解決，有可能是程序的算法問題Can'tachieveminimumsetupandholdrequirement<text>along<number>path(s).SeeReportwindowfordetails.原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關(guān)，一般是由于多時鐘引起的措施：利用CompilationReport-->TimeAnalyzer-->紅色部分(如clockhold:'clk'等)，在slack中觀察是holdtime為負(fù)值還是setuptime為負(fù)值，然后在：Assignment-->AssignmentEditor-->To中增加時鐘名(fromnodefinder)，AssignmentName中增力口和多時鐘有關(guān)的Multicycle和MulticycleHold選項，如holdtime為負(fù)，可使Multicyclehold的值〉multicycle,如設(shè)為2和1。15:Can'tanalyzefile--fileE://quartusii/*/*.vismissing原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了措施：不管他，沒什么影響Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：因?yàn)槟愕牟ㄐ畏抡嫖募?vectorsourcefile)>中并沒有把所有的輸入信號(inputpin)加進(jìn)去，對于每一個輸入都需要有激勵源的Error:Can'tnamelogicfunctionscfifoOofinstanee"inst"--functionhassamenameascurrentdesignfile原因：模塊的名字和project的名字重名了措施：把兩個名字之一改一下，一般改模塊的名字Warning:Usingdesignfilelpm_fifo0.v,whichisnotspecifiedasadesignfileforthecurrentproject,butcontainsdefinitionsfor1designunitsand1entitiesinprojectInfo:Foundentity1:lpm_fifo0原因：模塊不是在本項目生成的，而是直接copy了別的項目的原理圖和源程序而生成的，而不是用QUARTUS將文件添加進(jìn)本項目措施：無須理會，不影響使用Timingcharacteristicsofdevice<name>arepreliminary原因：目前版本的Quartusll只對該器件提供初步的時序特征分析措施：如果堅持用目前的器件，無須理會該警告。關(guān)于進(jìn)一步的時序特征分析會在后續(xù)版本的Quartus得到完善。TimingAnalysisdoesnotsupporttheanalysisoflatchesassynchronouselementsforthecurrentlyselecteddevicefamily原因：用analyze_latches_as_synchronous_elementssetting可以讓QuarutsII來分析同步鎖存，但目前的器件不支持這個特性措施：無須理會。時序分析可能將鎖存器分析成回路。但并不一定分析正確。其后果可能會導(dǎo)致顯示提醒用戶：改變設(shè)計來消除鎖存器Warning:Foundxxoutputpinswithoutoutputpinloadcapacitaneeassignment(網(wǎng)友：gucheng82提供)原因：沒有給輸出管教指定負(fù)載電容措施：該功能用于估算TCO和功耗，可以不理會，也可以在AssignmentEditor中為相應(yīng)的輸出管腳指定負(fù)載電容，以消除警告Warning:Found6node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因：使用了行波時鐘或門控時鐘，把觸發(fā)器的輸出當(dāng)時鐘用就會報行波時鐘，將組合邏輯的輸出當(dāng)時鐘用就會報門控時鐘措施：不要把觸發(fā)器的輸出當(dāng)時鐘，不要將組合邏輯的輸出當(dāng)時鐘，如果本身如此設(shè)計，則無須理會該警告Warning(10268):VerilogHDLinformationatlcd7106.v(63):AlwaysConstructcontainsbothblockingandnon-blockingassignments原因：一個always模塊中同時有阻塞和非阻塞的賦值Foundclock-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因：vectorsourcefile中時鐘敏感信號(如：數(shù)據(jù)，允許端，清零，同步加載等)在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導(dǎo)致結(jié)果不正確。措施：編輯vectorsourcefileVerilogHDLassignmentwarningat<location>:truncatedvaluewithsize<number>tomatchsizeoftarget(vnumber>原因:在HDL設(shè)計中對目標(biāo)的位數(shù)進(jìn)行了設(shè)定，如:reg[4:0]a;而默認(rèn)為32位，將位數(shù)裁定到合適的大小措施:如果結(jié)果正確，無須加以修正，如果不想看到這個警告,可以改變設(shè)定的位數(shù)Allreachableassignmentstodata_out(10)assign'0；registerremovedbyoptimization原因:經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9腳，空或接地或接上了電源措施:有時候定義了輸出端口，但輸出端直接賦0’，便會被接地，賦T接電源。如果你的設(shè)計中這些端口就是這樣用的，那便可以不理會這些warningFoundpinsfunctioningasundefinedclocksand/ormemoryenables原因:是你作為時鐘的PIN沒有約束信息?？梢詫ο鄳?yīng)的PIN做一下設(shè)定就行了。主要是指你的某些管腳在電路當(dāng)中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此Quartusll把“clk”作為未定義的時鐘。措施:如果clk不是時鐘，可以加“notclock”的約束；如果是，可以在clocksetting當(dāng)中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timinganalysissettings...>Individualclocks...>...注意在Appliestonode中只用選擇時鐘引腳一項即可‘requiredfmax一般比所要求頻率高5%即可，無須太緊或太松。TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因?yàn)镸AXII是比較新的元件在Quartusll中的時序并不是正式版的，要等ServicePack措施:只影響Quartus的WaveformWarning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:將setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改成OFFFoundclockhightimeviolationat14.8nsonregister"|counter|lpm_counter:count1_rtl_O|dffs[11]"原因:違反了steup/hold時間，應(yīng)該是后仿真，看看波形設(shè)置是否和時鐘沿符合steup/hold時間措施:在中間加個寄存器可能可以解決問題warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因:時鐘抖動大于數(shù)據(jù)延時，當(dāng)時鐘很快，而if等類的層次過多就會出現(xiàn)這種問題，但這個問題多是在器件的最高頻率中才會出現(xiàn)措施：setting-->timingRequirements&Options-->Defaultrequiredfmax改小一些，如改到50MHZDesigncontains<number>inputpin(s)thatdonotdrivelogic原因:輸入引腳沒有驅(qū)動邏輯(驅(qū)動其他引腳)，所有的輸入引腳需要有輸入邏輯措施:如果這種情況是故意的，無須理會，如果非故意，輸入邏輯驅(qū)動.Warning：Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因：FF中輸入的PLS的保持時間過短措施：在FF中設(shè)置較高的時鐘頻率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:如果你用的CPLD只有一組全局時鐘時，用全局時鐘分頻產(chǎn)生的另一個時鐘在布線中當(dāng)作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產(chǎn)生的問題都不一樣。措施:如果用有兩組以上全局時鐘的FPGA芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因：時序要求未滿足，措施:雙擊CompilationReport-->TimeAnalyzer-->紅色部分(如clocksetup:'clk'等)-->左鍵單擊listpath,查看fmax的SLACKREPORT再根據(jù)提示解決，有可能是程序的算法問題或fmax設(shè)置問題Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：這個時因?yàn)槟愕牟ㄐ畏抡嫖募?vectorsourcefile)中并沒有把所有的輸入信號(inputpin)加進(jìn)去，對于每一個輸入都需要有激勵源的Can'tachieveminimumsetupandholdrequirement<text>along<number>path(s).SeeReportwindowfordetails.原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關(guān)，一般是由于多時鐘引起的措施：利用CompilationReport-->TimeAnalyzer-->紅色部分(如clockhold:'clk'等)，在slack中觀察是holdtime為負(fù)值還是setuptime為負(fù)值，然后在：Assignment-->AssignmentEditor-->To中增加時鐘名(fromnodefinder)，AssignmentName中增加和多時鐘有關(guān)的Multicycle和MulticycleHold選項，如holdtime為負(fù)，可使Multicyclehold的值〉multicycle，如設(shè)為2和1。16:Can'tanalyzefile--fileE://quartusii/*/*.vismissing原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了措施：不管他，沒什么影響Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：因?yàn)槟愕牟ㄐ畏抡嫖募?vectorsourcefile)>中并沒有把所有的輸入信號(inputpin)加進(jìn)去，對于每一個輸入都需要有激勵源的Error:Can'tnamelogicfunctionscfifo0ofinstanee"inst"--functionhassamenam