第三章 門(mén) 電 路

第三章門(mén)電路第1頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月英文IntegratedCircuit--IC。集成電路的優(yōu)點(diǎn)：體積小、重量輕、可靠性高，功耗低。第2頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月第3頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月第4頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月按集成度分類(lèi)：小規(guī)模集成電路SSI:SmallScaleIntegration;中規(guī)模集成電路MSI:MediumScaleIntegration;大規(guī)模集成電路LSI:LargeScaleIntegration;超大規(guī)模集成電路VLSI:VeryLargeScaleIntegration;(甚大規(guī)模集成電路ULSI:Ultra-LargeScaleIntegration)。按制造工藝分類(lèi)：雙極型集成電路；如TTL和DTL(Diode-TransistorLogic)單極型集成電路；如CMOS，NMOS和PMOS第5頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月第三章門(mén)電路注意：各種門(mén)電路的工作原理，只要求一般掌握；而各種門(mén)電路的外部特性和應(yīng)用是重點(diǎn)?！?.2二極管、三極管、MOS管開(kāi)關(guān)等效電路§3.3CMOS門(mén)電路§3.5TTL門(mén)電路第6頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月1、二極管的伏安關(guān)系：考慮在數(shù)字信號(hào)作用下，信號(hào)電壓常取極端（高、低）情形，可折線化。3.2半導(dǎo)體二極管門(mén)電路3.2.1二極管的開(kāi)關(guān)特性第7頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月二極管的開(kāi)關(guān)等效電路：第8頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月VD>VON（定性的認(rèn)為0.7V

），導(dǎo)通，相當(dāng)于閉合的開(kāi)關(guān)，認(rèn)為其導(dǎo)通電壓基本不變，此特點(diǎn)稱(chēng)為“鉗位”

否則，截止?fàn)顟B(tài)，二極管相當(dāng)于斷開(kāi)的開(kāi)關(guān)閉合斷開(kāi)第9頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.2.2二極管與門(mén)ABY000010100111VAVBVY000330333.7高電平(2-5V)代表1；低電平(0-0.8V)代表0。設(shè)：VCC=5V,VIH=3V,VIL=0V0.70.70.7缺點(diǎn)：1.電平偏移大；2.負(fù)載能力差。一般用作保護(hù)電路和鉗位電路，或作邏輯電路的輸入級(jí)（以二輸入為例）第10頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.2.3二極管或門(mén)ABY000011101111VAVBVY00033033高電平(2-5V)代表1；低電平(0-0.8V)代表0。設(shè)：VCC=5V,

VIH=3V,VIL=0V02.32.32.3（以二輸入為例）第11頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.3CMOS門(mén)電路一、NMOS管的結(jié)構(gòu)和工作原理(Metal-Oxide-SemiconductorField-EffectTransistor)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管或絕緣柵場(chǎng)效應(yīng)管3.3.1MOS管開(kāi)關(guān)特性S(Source):源極G(Gate):柵極D(Drain):漏極B(Substrate):襯底反型層/導(dǎo)電溝道SD第12頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月輸出特性?shī)A斷二、NMOS管的輸入輸出特性可變電阻區(qū)恒流區(qū)截止區(qū)工作狀態(tài)條件特點(diǎn)截止區(qū)VGS<VTHiD≈0,截止電阻109Ω以上導(dǎo)通可變電阻區(qū)VGS>VTH,VGD>VTHRON是VGS的函數(shù),即VGS不變,RON也為定值,VDS增大,iD也增大,溝道完整恒流區(qū)VGS>VTH,VGD<VTHiD是VGS的函數(shù),VDS對(duì)iD影響很小,溝道夾斷,線性放大區(qū)第13頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三、NMOS管的基本開(kāi)關(guān)電路Vi=VGS<VGS(th),截止區(qū),iD≈

0,VO=VOH≈VDDVi=VGS>VGS(th),RON小(1kΩ以?xún)?nèi)，或更小),只要滿足RON<<RDVO=VOL≈0第14頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月四、NMOS管的開(kāi)關(guān)等效電路OFF，截止?fàn)顟B(tài)

ON，導(dǎo)通狀態(tài)VGS>Vth，

UDS0V

——D、S間相當(dāng)于開(kāi)關(guān)閉合。VGS<Vth，iD=0

——D、S間相當(dāng)于開(kāi)關(guān)斷開(kāi)。第15頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月五、MOS管的四種類(lèi)型1.N溝道增強(qiáng)型2.P溝道增強(qiáng)型開(kāi)啟電壓第16頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月當(dāng)VGS≤VT時(shí)，當(dāng)VGS>VT時(shí),（等效開(kāi)關(guān)圖同NMOS）TP導(dǎo)通；TP截止第17頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.N溝道耗盡型4.P溝道耗盡型夾斷電壓大量正離子導(dǎo)電溝道第18頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月第19頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月增強(qiáng)型MOS管的開(kāi)關(guān)特性回顧工作狀態(tài)條件特點(diǎn)截止區(qū)VGS<VTHiD≈0,截止電阻109Ω以上導(dǎo)通可變電阻區(qū)VGS>VTH,VGD>VTHRON是VGS的函數(shù),即VGS不變,RON也為定值,VDS增大,iD也增大,溝道完整恒流區(qū)VGS>VTH,VGD<VTHiD是VGS的函數(shù),VDS對(duì)iD影響很小,溝道夾斷,線性放大區(qū)增強(qiáng)型NMOS管的開(kāi)啟電壓VTH和VGS為正極性電壓

增強(qiáng)型PMOS管的開(kāi)啟電壓VTH和VGS為負(fù)極性電壓第20頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.3.2CMOS門(mén)電路一、CMOS反相器的電路結(jié)構(gòu)及工作原理N溝道管開(kāi)啟電壓VGS(th)N記為VTN;P溝道管開(kāi)啟電壓VGS(th)P記為VTP;假設(shè)：|VTP|=VTN=VTH;要求滿足VDD≥VTN+|VTP|;輸入低電平VIL=0V；高電平VIH=VDD;（1）輸入為低電平0V時(shí)；VGS2=0V，T2截止；VGS1=-VDD，T1導(dǎo)通；VO=VDD高電平;iD≈0。（2）輸入為高電平VDD時(shí)；VGS1=0V，T1截止；VGS2=VDD，T2導(dǎo)通；VO=0V低電平;iD≈0。(ComplementaryMOS--互補(bǔ)MOS電路)第21頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月PMOS管NMOS管CMOS管負(fù)載管驅(qū)動(dòng)管(互補(bǔ)對(duì)稱(chēng)管)A=“1”時(shí)，T2導(dǎo)通，T1截止，Y=“0”A=“0”時(shí)，T2截止，T1導(dǎo)通，Y=“1”DSGSDG+VDDAYT2T1VSS在正常工作狀態(tài)，T1與T2輪流導(dǎo)通，即所謂互補(bǔ)狀態(tài)，靜態(tài)電流iD≈0；并且，輸入端靜態(tài)輸入電流≈0；靜態(tài)功耗非常小！第22頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月二、電壓傳輸特性和電流傳輸特性1.電壓傳輸特性AB段：T1導(dǎo)通，T2截止，iD為0，v0=VOH≈VDDBC段：轉(zhuǎn)折區(qū)T1、T2同時(shí)導(dǎo)通閾值電壓VTH≈VDD/2轉(zhuǎn)折區(qū)中點(diǎn)：電流最大CD段：T1截止，T2導(dǎo)通，iD為0，

v0＝VOL≈0(設(shè)VDD>VGS(th)N+|VGS(th)P|,且VGS(th)N=|VGS(th)P|）第23頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月2.電流傳輸特性CMOS反相器在使用時(shí)應(yīng)盡量避免長(zhǎng)期工作在BC段。第24頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三、輸入噪聲容限第25頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月由于MOS管柵極絕緣，輸入電流恒為0，3.3.3CMOS反相器的靜態(tài)輸入特性和輸出特性但絕緣層非常薄，極易擊穿,所以，制作CMOS器件時(shí)，集成了“輸入保護(hù)電路”,

以保護(hù)絕緣層不被擊穿。輸入保護(hù)措施是有限度的，使用時(shí)還必須注意器件的正確使用方法。第26頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月一、輸入特性由曲線可看出,輸入電壓在0~VDD間變化時(shí),輸入電流為0;當(dāng)輸入電壓大于VDD+0.7V時(shí),二極管D1導(dǎo)通;當(dāng)輸入電壓小于-0.7V時(shí),二極管D2導(dǎo)通。第27頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月一、輸入特性由曲線可看出,輸入電壓在0~VDD間變化時(shí),輸入電流為0;當(dāng)輸入電壓大于VDD+0.7V時(shí),二極管D1導(dǎo)通;當(dāng)輸入電壓小于-0.7V時(shí),二極管D2導(dǎo)通。vI>(10+0.7)V時(shí)，D1導(dǎo)通vI<-0.7V時(shí)，D2導(dǎo)通10.7V-0.7V電壓不超過(guò)10.7V電壓不超過(guò)10.7V正常工作時(shí)，0≤vI≤VDD,D1、D2截止，保護(hù)電路不起作用。第28頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月二、輸出特性1.輸出低電平VDD增加,相當(dāng)于VGSN增加,溝道變寬,導(dǎo)通電阻變小,使得輸出低電平隨負(fù)載電流的變化就越小,即輸出電阻小,帶負(fù)載能力加強(qiáng)。第29頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月2.輸出高電平VDD增加,相當(dāng)于VGSP增加,溝道變寬,導(dǎo)通電阻變小,使得輸出低電平隨負(fù)載電流的變化就越小,即輸出電阻小,帶負(fù)載能力加強(qiáng)。第30頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.3.5其他類(lèi)型的CMOS門(mén)電路1.與非門(mén)2.或非門(mén)一、其他邏輯功能的CMOS門(mén)電路第31頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月2RONT2和T4導(dǎo)通11RONT3導(dǎo)通01RONT1導(dǎo)通10RON/2

T1和T3導(dǎo)通00RO(與非)狀態(tài)BA設(shè)：MOS管的導(dǎo)通電阻為RON、門(mén)電路的輸出電阻為RO0111Y第32頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月帶緩沖級(jí)的CMOS門(mén)電路與非門(mén)：或非門(mén)+緩沖器=與非門(mén)輸出電阻隨輸入組合不同而變化,使輸出特性不一致,給器件的使用帶來(lái)了麻煩;此外輸入狀態(tài)還會(huì)影響這兩個(gè)門(mén)的電壓傳輸特性。使用帶緩沖級(jí)的門(mén)電路可以克服上述缺點(diǎn)。第33頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月二、漏極開(kāi)路門(mén)電路（OD:OpenDrain）特點(diǎn):1.增大帶負(fù)載能力2.高電平轉(zhuǎn)換3.OD門(mén)輸出端可以直接并聯(lián)第34頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月OD門(mén)特點(diǎn):4.輸出端并聯(lián)可以實(shí)現(xiàn)”線與”邏輯第35頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月負(fù)載電阻RL的取值注:IIH指CMOS反相器輸入高電平時(shí)的負(fù)載電流（漏電流）IRLOD門(mén)輸出端數(shù)目負(fù)載門(mén)輸入端數(shù)目當(dāng)所有OD門(mén)同時(shí)截止時(shí)，v0=VOH.為保證VOH不低于規(guī)定值，RL不能選的過(guò)大。第36頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月只有一個(gè)門(mén)輸出低電平是最不利情況TheWorstCase注:IIL指CMOS反相器輸入低電平時(shí)的負(fù)載電流（漏電流）m=m’指的是輸入端的數(shù)量當(dāng)只有一個(gè)OD門(mén)導(dǎo)通時(shí)，為了保證流入導(dǎo)通OD門(mén)的電流不超過(guò)最大允許的負(fù)載電流ILM，RL不能選的太小。第37頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三、CMOS傳輸門(mén)和雙向模擬開(kāi)關(guān)1.傳輸門(mén)C=0時(shí)，傳輸門(mén)截止，輸出為高阻狀態(tài)；C=1時(shí)，傳輸門(mén)導(dǎo)通，VO＝VI。VTPVTNVDD0VN溝道管導(dǎo)通P溝道管導(dǎo)通VI單管工作的缺點(diǎn)是：1.有死區(qū)；2.導(dǎo)通電阻隨輸入電壓變化很大。第38頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月2.雙向模擬開(kāi)關(guān)型號(hào)CD4016其它符號(hào)第39頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月四、三態(tài)輸出門(mén)電路第40頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.3.6CMOS電路的正確使用(1)多余輸入端的處理。CMOS電路的輸入端不允許懸空，因?yàn)閼铱諘?huì)使電位不定，破壞正常的邏輯關(guān)系。另外，懸空時(shí)輸入阻抗高，易受外界噪聲干擾，使電路產(chǎn)生誤動(dòng)作，而且也極易造成柵極感應(yīng)靜電而擊穿。所以“與”門(mén)，“與非”門(mén)的多余輸入端要接高電平，“或”門(mén)和“或非”門(mén)的多余輸入端要接低電平。若電路的工作速度不高，功耗也不需特別考慮時(shí)，則可以將多余輸入端與使用端并聯(lián)。(2)輸入端的靜電防護(hù)。雖然各種CMOS輸入端有抗靜電的保護(hù)措施，但仍需小心對(duì)待，在存儲(chǔ)和運(yùn)輸中最好用金屬容器或者導(dǎo)電材料包裝，不要放在易產(chǎn)生靜電高壓的化工材料或化纖織物中。組裝、調(diào)試時(shí)，工具、儀表、工作臺(tái)等均應(yīng)良好接地。要防止操作人員的靜電干擾造成的損壞，如不宜穿尼龍、化纖衣服，手或工具在接觸集成塊前最好先接一下地。對(duì)器件引線矯直彎曲或人工焊接時(shí)，使用的設(shè)備必須良好接地。等等第41頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.5TTL門(mén)電路

3.5.1半導(dǎo)體三極管的開(kāi)關(guān)特性ecb第42頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月?tīng)顟B(tài)條件特點(diǎn)BE結(jié)BC結(jié)截止VBE<0.7V，IB≈0IC≈0反反導(dǎo)通放大VBE>0.7V，IB<IBSIC=βIBVBE≈0.7V正反飽和IB>IBS=ICS/βVCES=0~0.3VVBE≈0.7V正正倒置VBE<-0.7VVBC>0.7VIE≈αIB,α=1/β，IC≈IB,

VBC≈0.7V反正同樣可以做條件判斷工作狀態(tài)!!ecb第43頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月截止?fàn)顟B(tài)飽和導(dǎo)通狀態(tài)四、三極管的開(kāi)關(guān)等效電路在數(shù)字電路中，三極管作為開(kāi)關(guān)元件，主要工作在飽和和截止兩種開(kāi)關(guān)狀態(tài)，放大區(qū)只是極短暫的過(guò)渡狀態(tài)。第44頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月例3.5.1參數(shù)是否合理？方法1:求基極回路戴維南等效電路方法2:假設(shè)驗(yàn)證法方法一、戴維南等效電路六、三極管反相器5V-8V3.3KΩ10KΩ1KΩβ=20VCE(sat)=0.1VVIH=5VVIL=0V第45頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月帶入VI值，進(jìn)行計(jì)算VI＝0V時(shí)，通過(guò)計(jì)算得到，VB=-2.0V，顯然三極管工作在截止?fàn)顟B(tài)，輸出為高電平。VI=5V時(shí)，通過(guò)計(jì)算得到，VB=1.8V，三極管導(dǎo)通，VBE=0.7V據(jù)此求出IB和IBS進(jìn)行比較，確定三極管確切工作狀態(tài)據(jù)此，可知三極管工作在飽和狀態(tài)，輸出為VCES=0.3V，即低電平iB第46頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月1.VI=0VVBE<0V，T顯然截止，VO＝VCC＝5V輸出高電平2.VI=5VIB遠(yuǎn)大于IBS,三極管深飽和，VO=VCES≈0.1V假設(shè)三極管T工作在飽和狀態(tài)，那么有VBE=0.7V通過(guò)計(jì)算驗(yàn)證，證明假設(shè)成立iBi1i2方法二、假設(shè)驗(yàn)證法第47頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月TTL-Transistor-TransistorLogic三極管—三極管邏輯(電路)5-VTTL:0-0.8V輸入低電平2-5V輸入高電平3.5.2TTL反相器的電路結(jié)構(gòu)和工作原理第48頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月VCC=5V,VIH=3.4V,VIL=0.2V1.VI=VIL=0.2V:T1深度飽和,T2和T5截止,T4和D2導(dǎo)通，輸出高電平3.6V一、電路結(jié)構(gòu)及工作原理電平標(biāo)準(zhǔn)74系列

流過(guò)E結(jié)的電流為正向電流0.2VT2、T5截止5VVY

5-0.7-0.7

=3.6V輸入為低“0”輸出為高“1”第49頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月VCC=5V,VIH=3.4V,VIL=0.2VT1工作在倒置狀態(tài),VB1=2.1V,而不是4.1V；T2、T5導(dǎo)通。T2:IBS2=ICS2/β=(VCC-VCES2-VBE5)/(R2β)=(4V/1.6K)/20=0.125mA;IB2=IB1=(5-2.1)/4k=0.72mA，T2飽和,T4截止,T5飽和。VO=VCES5≤0.3V2.VI=VIH=3.4V:一、電路結(jié)構(gòu)及工作原理電平標(biāo)準(zhǔn)74系列“1”(3.4V)T2、T5飽和導(dǎo)通E結(jié)反偏“0”(0.3V)負(fù)載電流（灌電流）4.1V鉗位2.1VT4截止輸入為高“1”,輸出為低“0”第50頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月T1等效電路分析1.VI=VIL:VB1鉗位在0.9V,T2和T5截止,T4和D2導(dǎo)通，輸出高電平3.6VT1發(fā)射結(jié)截止,集電結(jié)導(dǎo)通,VB1=2.1V；T2、T5導(dǎo)通。T2:IBS2=ICS2/β=(VCC-VCES2-VBE5)/(R2β)=(4V/1.6K)/20=0.125mA;IB2=IB1=(5-2.1)/4k=0.72mA，T2飽和,T4截止,T5飽和。VO=VCES5≤0.3V2.VI=VIH:第51頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月更優(yōu)的傳輸曲線二、電壓傳輸特性CD段中點(diǎn)的輸入電壓稱(chēng)為閾值電壓，用VTH表示，用來(lái)粗略估計(jì)邏輯狀態(tài)。VI<0.6V,AB段為截止區(qū)(T5工作狀態(tài));0.7<VI

<1.3V,BC段為線性區(qū);VI=1.4V左右,CD段稱(chēng)轉(zhuǎn)折區(qū);VI

>1.4V,DE段稱(chēng)為飽和區(qū)(T5工作狀態(tài));

截止區(qū)轉(zhuǎn)折區(qū)線性區(qū)飽和區(qū)第52頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三、輸入端靜態(tài)噪聲容限高電平噪聲容限：低電平噪聲容限：第53頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月一、輸入特性i3.5.3TTL反相器的靜態(tài)輸入和輸出特性1.輸入低電平電流IIL——是指當(dāng)門(mén)電路的輸入端接低電平（VIL≤0.8v)時(shí)，從門(mén)電路輸入端流入的電流。低電平輸入電流IIL較大，當(dāng)Vcc=5v，VIL=0.2v時(shí)，近似分析時(shí)，常用IIS來(lái)代替。

IIS是輸入短路（VIL=0）時(shí)的電流。

iI=－(VCC－UBE1)/R1=－(5－0.7)/4≈－1.1mA第54頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月2.高電平輸入電流IIH：是指當(dāng)門(mén)電路的輸入端接高電平（VIH≥2v）時(shí)，流入輸入端的電流。當(dāng)輸入為高電平時(shí)，VT1的發(fā)射結(jié)反偏，集電結(jié)正偏，處于倒置工作狀態(tài)，倒置工作的三極管電流放大系數(shù)β反很小(約在0.01以下)，所以

iI=IIH=β反

iB2

IIH很小，約為40μA左右。IIHT1VB13.4V2.1V1.4V第55頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月iVIL,IIL=-1mAVIH,IIH=0.04mA1.4V3.輸入伏安特性─即iI和vI的關(guān)系曲線第56頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月二、輸出特性1.高電平輸出特性受功耗限制,TTL門(mén)輸出高電平最大負(fù)載電流不超過(guò)0.4mA。放大狀態(tài):飽和狀態(tài):IB4IC4第57頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月2.低電平輸出特性T5飽和,c-e間等效電阻(輸出電阻)不超過(guò)10歐姆,因此直線斜率很小,帶負(fù)載能力強(qiáng)。所以可以說(shuō)輸出電阻小，帶負(fù)載能力強(qiáng)。IOL=16mA輸入電阻和輸出電阻可以作為衡量負(fù)載和驅(qū)動(dòng)能力的依據(jù)！第58頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月例3.5.2計(jì)算G1能驅(qū)動(dòng)的同類(lèi)門(mén)的個(gè)數(shù)。設(shè)G1滿足：VOH=3.2V,VOL=0.2V。解:N稱(chēng)為門(mén)的扇出系數(shù)(FanOut)與之對(duì)應(yīng)有的扇入系數(shù)(FanIn)指的是允許的門(mén)電路輸入端個(gè)數(shù)第59頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月IOH>=N1IIHIOL>=N2IILN=min(N1,N2)N2N1第60頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三、輸入端負(fù)載特性RP計(jì)算過(guò)程關(guān)門(mén)電阻ROFF=0.7kΩ開(kāi)門(mén)電阻RON=2kΩ2.1V1.4V第61頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月P3.14以下為T(mén)TL門(mén)電路，問(wèn)輸出邏輯（輸入端負(fù)載特性）第62頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月TTL門(mén)電路輸入端負(fù)載特性計(jì)算返回等效高電平,和高電平效果相同,但不允許直接輸入此電平作為高電平!第63頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月5400/7400Datasheet第64頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月第65頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月常見(jiàn)封裝形式DualIn-linePackage雙列直插式封裝BallGridArrayPackage球柵陣列封裝SmallOutlinePackage小外形封裝QuadFlatPackage四角扁平封裝第66頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月7400TTL2輸入端四與非門(mén)

7401TTL集電極開(kāi)路2輸入端四與非門(mén)

7402TTL2輸入端四或非門(mén)

7403TTL集電極開(kāi)路2輸入端四與非門(mén)

7404TTL六反相器

7405TTL集電極開(kāi)路六反相器

7406TTL集電極開(kāi)路六反相高壓驅(qū)動(dòng)器

7407TTL集電極開(kāi)路六正相高壓驅(qū)動(dòng)器

7408TTL2輸入端四與門(mén)

7409TTL集電極開(kāi)路2輸入端四與門(mén)

7410TTL3輸入端3與非門(mén)7411TTL3輸入端3與門(mén)7412TTL開(kāi)路輸出3輸入端三與非門(mén)

74133TTL13輸入端與非門(mén)

74136TTL四異或門(mén)常見(jiàn)TTL門(mén)電路型號(hào)第67頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.5.5其他類(lèi)型的TTL門(mén)電路一、其他邏輯功能的門(mén)電路1.與非門(mén)ABY000010100111多發(fā)射極三極管第68頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月2.或非門(mén)只有T2和T2’同時(shí)截止時(shí),輸出才會(huì)為高電平,否則輸出低電平ABY001第69頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月電路結(jié)構(gòu)和邏輯關(guān)系存在一一對(duì)應(yīng)的關(guān)系所以可以利用電路結(jié)構(gòu)直接判斷邏輯關(guān)系第70頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月3.與或非門(mén)在或非門(mén)的基礎(chǔ)上，增加與輸入端，從而實(shí)現(xiàn)與或非邏輯。Y=(AB+CD)’ABCD第71頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月4.異或門(mén)

ABB

A第72頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三、三態(tài)輸出門(mén)電路(TS門(mén):Three-StateOutputGate)EN為使能端。當(dāng)EN＝1時(shí),電路工作在邏輯狀態(tài),稱(chēng)高電平有效；否則,為低電平有效。EN為高電平時(shí),二極管D截止，對(duì)電路無(wú)影響;電路為與非邏輯。EN為低電平時(shí)0.2V,T5截止;T4基極電位被鉗在0.9V左右,因此,T4支路截止。從而輸出端出現(xiàn)高阻狀態(tài)（Z）。第73頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三態(tài)門(mén)的用途：另一種常見(jiàn)符號(hào)

1）同一條線上分時(shí)傳送數(shù)據(jù)，其連線方式稱(chēng)為“總線結(jié)構(gòu)”。

工作原理：（以三路輸入為例）EN1EN2EN3總線傳遞Y1路數(shù)據(jù)Y2路數(shù)據(jù)Y3路數(shù)據(jù)001010100第74頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月三態(tài)門(mén)的用途：另一種常見(jiàn)符號(hào)1工作Y=A‘ENG1G20B=Y’工作原理高阻態(tài)工作高阻態(tài)第75頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月二、集電極開(kāi)路門(mén)（電路）(OC:

Open

CollectorGate)特點(diǎn):1.增大帶負(fù)載能力2.高電平轉(zhuǎn)換3.OC門(mén)輸出端可以直接并聯(lián)第76頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月特點(diǎn):4.輸出端并聯(lián)實(shí)現(xiàn)線與(WiredAND)邏輯(AB)’(CD)’Y1Y2YLLLLLLHLZLHLZLLHHZZHH:高電平L:低電平Z:高阻Y=(AB)’.(CD)’第77頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月負(fù)載電阻RL的計(jì)算:注:

1.IOH直開(kāi)路門(mén)截止時(shí)的漏電流，數(shù)值一般很小

2.

m指的是輸入端的個(gè)數(shù)IRLV’CC第78頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月RL在求出的范圍內(nèi)取值：取值偏大會(huì)降低工作速度；取值偏小會(huì)增加電源功耗。只有一個(gè)門(mén)輸出低電平是最不利情況TheWorstCase注:m’指的是門(mén)電路的個(gè)數(shù)IRLV’CC第79頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月例3.5.5IOH=200uA,IOL(max)=16mA,IIL=1mA,IIH=40uA,VCC’=5V,VOH≥3V（意味著VOH（min）=3V）,VOL≤0.4V。第80頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月非門(mén)：IIL=(VCC-VIL-Vbe)/R1=IB與/與非門(mén)輸入端并聯(lián)：IIL=IIL1+IIL2=IB/2+IB/2=IB

即

IIL1和IIL2是從IB分流得到的或/或非門(mén)：IIL=2IB每個(gè)輸入端都是單獨(dú)的一個(gè)三極管，所以無(wú)論輸入低電平還是高電平，都應(yīng)按輸入端數(shù)計(jì)算負(fù)載電流

負(fù)載電流的計(jì)算規(guī)則第81頁(yè)，課件共87頁(yè)，創(chuàng)作于2023年2月多余輸入端如何處理：以與非門(mén)為例，欲實(shí)現(xiàn)Y=(AB)’=A’顯然應(yīng)使B=1，方法有：1.接高電平；2.接VCC；3.懸空；4.接大電阻，大于2