第三章存儲器原理與接口

第三章存儲器原理與接口第1頁，課件共69頁，創(chuàng)作于2023年2月

第3章存儲器原理與接口存儲器基礎知識存儲器接口技術微型機系統(tǒng)中存儲器的體系結構第2頁，課件共69頁，創(chuàng)作于2023年2月

一、存儲器基礎知識

存儲器的分類選擇存儲器件的考慮因素（性能指標）隨機存取存儲器RAM只讀存儲器ROM.第3頁，課件共69頁，創(chuàng)作于2023年2月

存儲器的分類按用途和特點分類按存儲器存取方式分類按構成存儲器的器件和存儲介質分類第4頁，課件共69頁，創(chuàng)作于2023年2月按用途和特點分類外部存儲器（輔助存儲器，外存，ExternalMemory）用來存放不經(jīng)常使用的程序和數(shù)據(jù)，CPU不能直接訪問它。屬計算機的外部設備,是為彌補內存容量的不足而配置的，容量大，成本低，所存儲信息既可以修改也可以長期保存，但存取速度慢。需要配置專門的驅動設備才能完成對它的訪問，如硬盤、軟盤驅動器等。第5頁，課件共69頁，創(chuàng)作于2023年2月緩沖存儲器（緩存，CacheMemory）

位于主存與CPU之間，其存取速度非常快，但存儲容量更小，可用來解決存取速度與存儲容量之間的矛盾，提高整個系統(tǒng)的運行速度。

內部存儲器（主存儲器，內存，MainMemory）

用來存放計算機正在執(zhí)行的或經(jīng)常使用的程序和數(shù)據(jù)。CPU可以直接對它進行訪問。一般是由半導體存儲器構成，通常裝在主板上。存取速度快，但容量有限，其大小受地址總線位數(shù)的限制。按用途和特點分類第6頁，課件共69頁，創(chuàng)作于2023年2月按存儲器存取方式分類按存放信息原理不同隨機存取存儲器RAM(RandomAccessMemory)

只讀存儲器ROM

(Read-OnlyMemory)

又稱讀寫存儲器，指能夠通過指令隨機地、個別地對其中各個單元進行讀/寫操作的一類存儲器。

在微機系統(tǒng)的在線運行過程中，只能對其進行讀操作，而不能進行寫操作的一類存儲器。

靜態(tài)RAM動態(tài)RAM掩膜ROM（MROM）可編程ROM（PROM）可擦除編程ROM（EPROM）可電擦除可編程ROM（E2PROM）閃爍存儲器Flash按工藝不同第7頁，課件共69頁，創(chuàng)作于2023年2月只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可更改;PROM：允許一次編程，此后不可更改;EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程;EEPROM（E2PROM）：采用加電方法在線進行擦除和編程，也可多次擦寫;FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除。第8頁，課件共69頁，創(chuàng)作于2023年2月

讀寫存儲器RAM組成單元速度集成度應用SRAM觸發(fā)器快低小容量系統(tǒng)DRAM極間電容慢高大容量系統(tǒng)NVRAM帶微型電池慢低小容量非易失第9頁，課件共69頁，創(chuàng)作于2023年2月RAM的分類

SRAM（StaticRAM，靜態(tài)隨機存儲器）

速度快、容量低、功耗大、價格高DRAM（DynamicRAM，動態(tài)RAM）容量高、功耗小、價格低第10頁，課件共69頁，創(chuàng)作于2023年2月按構成存儲器的器件和存儲介質分類半導體存儲器磁表面存儲器光電存儲器第11頁，課件共69頁，創(chuàng)作于2023年2月選擇存儲器件的考慮因素（性能指標）存儲容量存取速度功耗可靠性

價格第12頁，課件共69頁，創(chuàng)作于2023年2月隨機存取存儲器RAM

SRAM（StaticRAM，靜態(tài)隨機存儲器）

速度快、容量低、功耗大、價格高DRAM（DynamicRAM，動態(tài)RAM）容量高、功耗小、價格低第13頁，課件共69頁，創(chuàng)作于2023年2月

常見的典型SRAM芯片有Intel的“61”系列和“62”系列：例如常用的有6116、6216、6164、6264、62256等。該系列芯片的容量為XK×8位，例如6116的容量為2K×8位，它的地址線有11根，數(shù)據(jù)線有8根，控制線有3條，片選信號CS、輸出允許信號OE和讀寫控制信號WE。第14頁，課件共69頁，創(chuàng)作于2023年2月SRAM芯片6264存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1*、CS2讀寫WE*、OE*功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第15頁，課件共69頁，創(chuàng)作于2023年2月第16頁，課件共69頁，創(chuàng)作于2023年2月只讀存儲器ROM掩膜ROM（MROM）可編程ROM（PROM）可擦除編程ROM（EPROM）可電擦除可編程ROM（E2PROM）閃爍存儲器Flash第17頁，課件共69頁，創(chuàng)作于2023年2月

常見的典型EPROM芯片有Intel的“27”系列：例如常用的有2716、2732、2764、27256等。該系列芯片的容量為XK×8位，例如2732的容量為4K×8位，它的地址線有12根，數(shù)據(jù)線有8根，控制線有3條，片選信號CS、輸出允許信號OE。第18頁，課件共69頁，創(chuàng)作于2023年2月EPROM芯片2764存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CE*編程PGM*讀寫OE*編程電壓VPP功能VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D312345678910111213142827262524232221201918171615第19頁，課件共69頁，創(chuàng)作于2023年2月第20頁，課件共69頁，創(chuàng)作于2023年2月3.2存儲器與CPU的連接這是本章的重點內容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口第21頁，課件共69頁，創(chuàng)作于2023年2月存儲芯片與8086CPU的連接存儲芯片的數(shù)據(jù)線存儲芯片的地址線存儲芯片的片選端存儲芯片的讀寫控制線第22頁，課件共69頁，創(chuàng)作于2023年2月1.存儲芯片數(shù)據(jù)線的處理若芯片的數(shù)據(jù)線正好8根：一次可從芯片中訪問到8位數(shù)據(jù)全部數(shù)據(jù)線與CPU系統(tǒng)的8位數(shù)據(jù)總線相連若芯片的數(shù)據(jù)線不足8根：一次不能從一個芯片中訪問到8位數(shù)據(jù)利用多個芯片擴充數(shù)據(jù)位這個擴充方式簡稱“位擴充”第23頁，課件共69頁，創(chuàng)作于2023年2月位擴充(數(shù)據(jù)寬度擴充)2114（1）A9～A0I/O4～I/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE位擴充的連接方式是將多片存儲芯片的地址線、片選、讀/寫端應并聯(lián)，數(shù)據(jù)端單獨引出。這些芯片應被看作是一個整體常被稱為“芯片組”第24頁，課件共69頁，創(chuàng)作于2023年2月2.存儲芯片地址線的連接芯片的地址線通常應全部與系統(tǒng)的低位地址總線相連尋址時，這部分地址的譯碼是在存儲芯片內完成的，我們稱為“片內譯碼”第25頁，課件共69頁，創(chuàng)作于2023年2月片內譯碼A9～A0存儲芯片000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范圍（16進制）A9～A0第26頁，課件共69頁，創(chuàng)作于2023年2月3.存儲芯片片選端的譯碼存儲系統(tǒng)常需利用多個存儲芯片擴充容量也就是擴充了存儲器地址范圍進行“字節(jié)數(shù)擴充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進行尋址這個尋址方法，主要通過將存儲芯片的片選端與系統(tǒng)的高位地址線相關聯(lián)來實現(xiàn)這種擴充簡稱為“地址擴充”或“字擴充”第27頁，課件共69頁，創(chuàng)作于2023年2月地址擴充（字節(jié)數(shù)擴充）片選端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE譯碼器00000000010000000000字擴充應該把地址線、數(shù)據(jù)線、讀/寫端應并聯(lián)，由片選信號區(qū)分各片地址，故片選端單獨引出。第28頁，課件共69頁，創(chuàng)作于2023年2月譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一“有效輸出”的過程譯碼電路可以使用門電路組合邏輯譯碼電路更多的是采用集成譯碼器常用的2:4譯碼器74LS139常用的3:8譯碼器74LS138常用的4:16譯碼器74LS154第29頁，課件共69頁，創(chuàng)作于2023年2月74LS138譯碼器第30頁，課件共69頁，創(chuàng)作于2023年2月74LS138譯碼器真值表第31頁，課件共69頁，創(chuàng)作于2023年2月

74LS138有三條控制線G1，，，只有當G1等于1，等于0，等于0時，三－八譯碼器才能工作，否則譯碼器輸出全為高電平。輸出信號Y0Y7是低電平有效的信號，對應于ＣＢＡ的任何一種組合輸入，其８個輸出端中只有一個是０，其他７個輸出均為１。譯碼器74LS138第32頁，課件共69頁，創(chuàng)作于2023年2月線選法全譯碼法部分譯碼法

存儲器地址譯碼方法第33頁，課件共69頁，創(chuàng)作于2023年2月

線性選擇法

將低位地址總線直接與各芯片的地址線相連，用剩余的高位地址總線的一根或者若干根不經(jīng)譯碼后直接作為各芯片的片選信號。第34頁，課件共69頁，創(chuàng)作于2023年2月第35頁，課件共69頁，創(chuàng)作于2023年2月

全譯碼法

將低位地址總線直接與各芯片的地址線相連，高位地址總線全部經(jīng)譯碼后作為各芯片的片選信號。第36頁，課件共69頁，創(chuàng)作于2023年2月全譯碼法結構示意圖

8KB(2)CS

8KB(1)CS

8KB(8)CS

3-8譯碼器A0~A12A13~A19Y0Y1Y7…第37頁，課件共69頁，創(chuàng)作于2023年2月全譯碼法的特點

全譯碼法可以提供對全存儲空間的尋址能力。當存儲器容量小于可尋址的存儲空間時，可從譯碼器輸出線中選出連續(xù)的幾根作為片選控制，多余的空閑下來，以便需要時擴充.優(yōu)點：存儲器的地址是連續(xù)的且唯一確定的，即無地址間斷和地址重疊。第38頁，課件共69頁，創(chuàng)作于2023年2月

部分譯碼法

將高位地址線中的一部分進行譯碼，產(chǎn)生片選信號。常用于不需要全部地址空間的尋址能力，但采用線選法地址線又不夠用的情況。第39頁，課件共69頁，創(chuàng)作于2023年2月部分譯碼法結構示意圖8KB(2)CS8KB(1)CS8KB(3)CS3-8譯碼器A0~A12A13~A15Y0Y1Y3…8KB(4)CSA16~A19(不參加譯碼）第40頁，課件共69頁，創(chuàng)作于2023年2月片選端譯碼小結存儲芯片的片選控制端可以被看作是一根最高位地址線在系統(tǒng)中，主要與地址發(fā)生聯(lián)系：包括地址空間的選擇（接系統(tǒng)的M/IO*信號）和高位地址的譯碼選擇（與系統(tǒng)的高位地址線相關聯(lián)）對一些存儲芯片通過片選無效可關閉內部的輸出驅動機制，起到降低功耗的作用第41頁，課件共69頁，創(chuàng)作于2023年2月4.存儲芯片的讀寫控制芯片OE與系統(tǒng)的讀命令線相連當芯片被選中、且讀命令有效時，存儲芯片將開放并驅動數(shù)據(jù)到總線芯片WE與系統(tǒng)的寫命令線相連當芯片被選中、且寫命令有效時，允許總線數(shù)據(jù)寫入存儲芯片第42頁，課件共69頁，創(chuàng)作于2023年2月存儲器子系統(tǒng)的設計一般遵循如下步驟：（1）根據(jù)系統(tǒng)中實際存儲器容量，確定存儲器芯片的個數(shù)；（2）根據(jù)所選用存儲芯片的容量，畫出地址分配圖或列出地址分配表，將地址信號分類為用于片內尋址的信號和用于片選的信號；8086系統(tǒng)的存儲器接口設計第43頁，課件共69頁，創(chuàng)作于2023年2月（3）根據(jù)所擴展的存儲子系統(tǒng)的數(shù)據(jù)寬度要求確定A0和BHE的連接方式；（4）連接數(shù)據(jù)線和片內尋址的地址線；（5）匯合M/IO、A0、BHE和用于片選的地址信號，選用合適的譯碼器形成存儲芯片的片選信號；（6）連接讀寫控制信號。第44頁，課件共69頁，創(chuàng)作于2023年2月ROM擴展電路設計實例

用全譯碼法設計一個8086CPU的ROM擴展電路，存儲容量為4KB。要求選用2716芯片，地址范圍為78000H~78FFFH解：

(1)首先確定使用的芯片數(shù)量：(4K×8)/(2K×8)=2片2716第45頁，課件共69頁，創(chuàng)作于2023年2月(2)將主存范圍展開78000H~78FFFH第46頁，課件共69頁，創(chuàng)作于2023年2月(3)用于片內尋址的信號和用于片選的信號

6116片內地址線：存儲容量為2K×8，所以片內地址線為11條，即：A0～A10因此8086系統(tǒng)地址總線中的A1～A11作為用于片內尋址的信號，與6116片內地址線A0～A10相連；而A12～A19作為用于片選的信號,與74LS138譯碼器相連；A0

懸空即可。第47頁，課件共69頁，創(chuàng)作于2023年2月（4）連接數(shù)據(jù)線，即數(shù)據(jù)線的低8位與偶存儲體相連，高8位與奇存儲體相連；（5）連接讀寫控制信號，即8086的RD信號與ROM芯片的OE相連；（6）匯合M/IO和用于片選的地址信號A12～A19

，選用74LS138譯碼器（可通過一些門電路）形成片選信號與存儲芯片的CS相連。第48頁，課件共69頁，創(chuàng)作于2023年2月8086CPU的片選信號線與74LS138譯碼器的連接A19A18~A15A14A13A12M/IO輸出0100010接G2A

通過與門邏輯電路接G1接74LS138的C、B、A通過非門接G2BY0注：A0懸空第49頁，課件共69頁，創(chuàng)作于2023年2月第50頁，課件共69頁，創(chuàng)作于2023年2月RAM擴展電路實例

用全譯碼法設計一個8086CPU的32K字的RAM擴展電路。要求選用RAM62256芯片，地址從50000H開始。解：

(1)首先確定使用的芯片數(shù)量：(64K×8)/(32K×8)=2片62256第51頁，課件共69頁，創(chuàng)作于2023年2月(2)將主存范圍展開50000H~5FFFFH

第52頁，課件共69頁，創(chuàng)作于2023年2月0000111111111110A19A18

A17

A160101輸出A15~A0地址范圍Y5=050000H~5FFFEH偶0101Y5=050001H~5FFFFH奇62256擴展的全地址譯碼的地址范圍000000000000000000000000000000010000111111111111第53頁，課件共69頁，創(chuàng)作于2023年2月(3)用于片內尋址的信號和用于片選的信號

61256片內地址線：存儲容量為32K×8，所以片內地址線為15條，即：A0～A14因此8086系統(tǒng)地址總線中的A1～A15作為用于片內尋址的信號，與62256芯片的A0～A14相連；而A0、

BHE、

A16～A19作為用于片選的信號，與74LS138譯碼器相連。第54頁，課件共69頁，創(chuàng)作于2023年2月（4）連接數(shù)據(jù)線，即數(shù)據(jù)線的低8位與偶存儲體相連，高8位與奇存儲體相連；（5）連接讀寫控制信號，即8086的RD信號與RAM芯片的OE相連,8086的WR信號與RAM芯片的WR相連；（6）匯合M/IO、A0、BHE和用于片選的地址信號A16～A19

，選用74LS138譯碼器形成片選信號與存儲芯片的CS相連。第55頁，課件共69頁，創(chuàng)作于2023年2月使用8086CPU內存擴展連線第56頁，課件共69頁，創(chuàng)作于2023年2月思考題某8086CPU系統(tǒng)中用2片ROM27256芯片、2片RAM62256

，來對其內存進行擴展，與CPU的連接如圖所示，求各芯片的地址空間的范圍？第57頁，課件共69頁，創(chuàng)作于2023年2月第58頁，課件共69頁，創(chuàng)作于2023年2月三、微型機系統(tǒng)中存儲器的體系結構層次化的存儲器體系結構16位微機系統(tǒng)的內存組織第59頁，課件共69頁，創(chuàng)作于2023年2月1.層次化的總體結構層次化：把各種速度不同、容量不同、存儲技術也可能不同的存儲設備分為幾層，通過硬件和管理軟件組成一個既有足夠大的空間又能保證滿足CPU存取速度要求而且價格適中的整體，該存儲體有最好的性能價格比。策略：上下兩個方向擴充，主要形成Cache－主存層次和主存－輔存層次第60頁，課件共69頁，創(chuàng)作于2023年2月存儲器的層次化總體結構第61頁，課件共69頁，創(chuàng)作于2023年2月微型計算機的存儲結構寄存器——位于CPU中主存——由半導體存儲器(ROM/RAM)構成輔存——指磁盤、磁帶、磁鼓、光盤等大容量存儲器，采用磁、光原理工作高速緩存(CACHE)——由靜態(tài)RAM芯片構成本章介紹半導體存儲器及組成主存的方法CPU（寄存器）CACHE（高速緩存）主存（內存）輔存（外存）第62頁，課件共69頁，創(chuàng)作于2023年2月Cache－主存層次：高速緩存技術主存－輔存層次：虛擬存儲技術中央處理器主存M2輔存M3CacheM1三級存儲器的結構示意圖第63頁，課件共69頁，創(chuàng)作于2023年2月

16位微機系統(tǒng)的內存組織第64頁，課件共69頁，創(chuàng)作于2023年2月習題1.按存儲器的特點和在計算機中的作用，存儲器可分成