第二章計算機(jī)邏輯部件

第二章計算機(jī)邏輯部件第1頁，課件共74頁，創(chuàng)作于2023年2月22.1.1三態(tài)電路

當(dāng)EN=0時，Y=A’；當(dāng)EN=1時，輸出與輸入呈現(xiàn)高電阻隔離。

D——輸入端L——輸出端EN——使能端第2頁，課件共74頁，創(chuàng)作于2023年2月3三態(tài)門的用途第3頁，課件共74頁，創(chuàng)作于2023年2月42.1.2異或門及其應(yīng)用可控數(shù)碼原/反碼輸出算術(shù)和數(shù)碼比較器奇偶檢測電路第4頁，課件共74頁，創(chuàng)作于2023年2月5數(shù)碼比較器B3A3B2A2B1A1B0A0Y≥1f=0當(dāng)Ai=Bi,即每對A、B都相等時f=1當(dāng)Ai≠Bi,即每對A、B都不相等時第5頁，課件共74頁，創(chuàng)作于2023年2月6奇偶校驗電路第6頁，課件共74頁，創(chuàng)作于2023年2月72.1.3加法器半加器的功能表和邏輯圖不考慮進(jìn)位輸入時，兩數(shù)碼Xn，Yn相加稱為半加。第7頁，課件共74頁，創(chuàng)作于2023年2月8全加器電路

<1>針對Di位兩數(shù)Ai與Bi相加，得一位結(jié)果Si及一位進(jìn)位Ci即得邏輯代數(shù)表達(dá)式：Si=f(Ai,Bi,Ci)Ci+1=f(Ai,Bi,Ci)<2>電路設(shè)計過程：AiBiCiCi+1Fi0000111100110011010101010001011101101001Fi=Ai+Bi+CiCi+1=AiBi+AiCi+BiCi真值表布爾函數(shù)式第8頁，課件共74頁，創(chuàng)作于2023年2月9全加器的功能表及邏輯圖第9頁，課件共74頁，創(chuàng)作于2023年2月10位間進(jìn)位是串行的，F(xiàn)i的形成必須等Ci的到來圖2.13串行加法器第10頁，課件共74頁，創(chuàng)作于2023年2月11超前進(jìn)位加法器對加法器的進(jìn)位信號做快速處理加到第i位的進(jìn)位輸入信號是兩個加數(shù)第i位以前各位（0~j-1）的函數(shù)，可在相加前由A,B兩數(shù)確定。對進(jìn)位公式的分析(化簡)Fn=Xn

Yn

CnCn+1=XnYn＋XnCn

＋YnCn=XnYn＋(Xn

＋Yn)Cn第11頁，課件共74頁，創(chuàng)作于2023年2月12得出：

C1=X0Y0+(X0+Y0)C0C2=X1Y1+(X1+Y1)X0Y0+(X1+Y1)(X0+Y0)C0C3=X2Y2+(X2＋Y2)X1Y1

+(X2＋Y2)(X1+Y1)X0Y0+(X2＋Y2)(X1+Y1)(X0+Y0)C0第12頁，課件共74頁，創(chuàng)作于2023年2月13Pi和Gi函數(shù)Pi=Xi+YiGi=Xi·YiP：CarryPropagatefunctionG：CarryGenerateFunction第13頁，課件共74頁，創(chuàng)作于2023年2月14Pi的邏輯含義：當(dāng)Pi=1時，如果低位有進(jìn)位，本位將產(chǎn)生進(jìn)位，即當(dāng)Pi=1時，低位傳送過來的進(jìn)位能越過本位而向更高位傳送。Pi稱為傳送進(jìn)位或條件進(jìn)位Gi的邏輯含義：若本位兩個輸入均為1，必產(chǎn)生進(jìn)位，與低位進(jìn)位無關(guān)，又稱本地進(jìn)位。第14頁，課件共74頁，創(chuàng)作于2023年2月15得到進(jìn)位產(chǎn)生公式Ci+1=

Gi+PiCi代入公式得：C1=G0+P0C0C2=G1+P1G0+P1P0C0C3=G2+P2G1+P2P1G0+P2P1P0C0C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0第15頁，課件共74頁，創(chuàng)作于2023年2月16變換得

Ci+1=

Gi+PiCi=GiPi+GiCiC1=P0+G0C0C2=P1+G1P0+G1G0C0C3=P2+G2P1+G2G1P0+G2G1G0C0C4=P3+G3P2+G3G2P1+G3G2G1P0+G3G2G1G0C0第16頁，課件共74頁，創(chuàng)作于2023年2月2010年9月17根據(jù)上式可畫得“超前進(jìn)位產(chǎn)生電路”及四位超前進(jìn)位加法器的邏輯圖如圖2.8。第17頁，課件共74頁，創(chuàng)作于2023年2月18ALU:是一種功能較強(qiáng)的組合邏輯電路，可以進(jìn)行多種算術(shù)運(yùn)算和邏輯運(yùn)算，基本邏輯結(jié)構(gòu)是超前進(jìn)位加法器，通過改變加法器的Qi和Pi來獲得多種運(yùn)算能力。下面通過介紹SN74181型四位ALU中規(guī)模集成電路了介紹ALU的原理2.1.4ALU第18頁，課件共74頁，創(chuàng)作于2023年2月2010年9月1921156273842325272426282922第19頁，課件共74頁，創(chuàng)作于2023年2月20輸入/輸出信號說明：A0～A3、B0～B3：參加運(yùn)算的兩個數(shù)S0～S3：選擇控制端---選擇不同的算術(shù)和邏輯運(yùn)算M：狀態(tài)控制端，為高電平執(zhí)行邏輯運(yùn)算；為低電平執(zhí)行算術(shù)運(yùn)算Cn

：ALU的最低進(jìn)位位F0～F3：ALU的運(yùn)算結(jié)果Cn+4

：ALU最高位產(chǎn)生的進(jìn)位G、P：ALU的進(jìn)位產(chǎn)生與傳遞第20頁，課件共74頁，創(chuàng)作于2023年2月2010年9月21第21頁，課件共74頁，創(chuàng)作于2023年2月22例：當(dāng)M=L、Cn=1、S3S2S1S0=1001時，ALU完成什么功能？解：①Pi=？Gi=？③Fi=？②Xi=？

Yi=？結(jié)論：當(dāng)M=L、Cn=1、S3S2S1S0=1001時，ALU完成的功能是：F=A加B第22頁，課件共74頁，創(chuàng)作于2023年2月23（2）M＝H

G13~G16輸出均為1，位間不發(fā)生關(guān)系。

F0~F3為：

F0F1F2F3

X0Y0X1Y1X2Y2X3X3

ALU是以Xi、Yi

為輸入的異或非門。第23頁，課件共74頁，創(chuàng)作于2023年2月24用四片74181電路可組成16位ALU。如下圖片內(nèi)進(jìn)位是快速的，但片間進(jìn)位是逐片傳遞的，因此總的形成時間還是是比較長的。如果把16位ALU中的每四位作為一組，用類似位間快速進(jìn)位的方法來實現(xiàn)16位ALU（四片ALU組成），那么就能得到16位快速ALU。推導(dǎo)過程如下：第24頁，課件共74頁，創(chuàng)作于2023年2月25C16C12C8C4

分析：組內(nèi)并行、組間并行設(shè)16位加法器，4位一組，分為4組：4位4位4位4位

第4組第3組第2組第1組C16~C13C12~C9C8~C5C4~C1C0第25頁，課件共74頁，創(chuàng)作于2023年2月26

1）第1組進(jìn)位邏輯式

組內(nèi)：

C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0

組間：

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0GIPI所以CI=GI+PIC0組間進(jìn)位傳遞函數(shù)組間進(jìn)位產(chǎn)生函數(shù)第26頁，課件共74頁，創(chuàng)作于2023年2月27

2）第2組進(jìn)位邏輯式

組內(nèi)：

C5=G5+P5CIC6=G6+P6G5+P6P5CIC7=G7+P7G6+P7P6G5+P7P6P5CI

組間：

C8=G8+P8G7+P8P7G6+P8P7P6G5+P8P7P6P5CIGⅡPⅡ所以CⅡ=GⅡ+PⅡCI第27頁，課件共74頁，創(chuàng)作于2023年2月2010年9月28

3）第3組進(jìn)位邏輯式

組內(nèi)：

C9=G9+P9CⅡ

C10=G10+P10G9+P10P9CⅡ

C11=G11+P11G10+P11P10G9+P11P10P9CⅡ

組間：

C12=G12+P12G11+P12P11G10+P12P11P10G9+P12P11P10P9CⅡGⅢPⅢ所以CⅢ=GⅢ+PⅢ

CⅡ第28頁，課件共74頁，創(chuàng)作于2023年2月2010年9月29

4）第4組進(jìn)位邏輯式

組內(nèi)：

C13=G13+P13CⅢC14=G14+P14G13+P14P13CⅢC15=G15+P15G14+P15P14G13+P15P14P13CⅢ

組間：

C16=G16+P16G15+P16P15G14+P16P15P14G13+P16P15P14P13CⅢGⅣPⅣ所以CⅣ=GⅣ+PⅣCⅢ

第29頁，課件共74頁，創(chuàng)作于2023年2月2010年9月305）各組間進(jìn)位邏輯CI=GI+PIC0CⅡ=GⅡ+PⅡCICⅢ=GⅢ+PⅢCⅡCⅣ=GⅣ+PⅣCⅢ

=GⅡ+PⅡGI

+PⅡPIC0

=GⅢ+PⅢGⅡ+PⅢPⅡGI

+PⅢPⅡPIC0

=GⅣ+PⅣGⅢ+PⅣPⅢGⅡ

+PⅣPⅢPⅡGI+PⅣPⅢPⅡPIC0

第30頁，課件共74頁，創(chuàng)作于2023年2月2010年9月31圖2.17和74181型ALU連用的超前進(jìn)位產(chǎn)生電路第31頁，課件共74頁，創(chuàng)作于2023年2月2010年9月32CoCⅣCoCⅣ

6）結(jié)構(gòu)示意組間進(jìn)位鏈A8....A5

B8....B5A4....A1

B4....B1A12....A9

B12....B9A16....A13

B16....B13GⅣPⅣGⅢPⅢGⅡPⅡGI

PI

C3~1C15~13C11~9C7~5

CⅢ

CⅡCI

A8....A5

B8....B5A4....A1

B4....B1A12....A9

B12....B9A16....A13

B16....B13GⅣPⅣGⅢPⅢGⅡPⅡGI

PI

C3~1

CⅢ

CⅡCI

C15~13C11~9C7~5

∑4～1∑16～13∑12～9∑8～5第32頁，課件共74頁，創(chuàng)作于2023年2月2010年9月3374181:實現(xiàn)算術(shù)邏輯運(yùn)算及組內(nèi)并行。74182：接收了組間的輔助函數(shù)后，產(chǎn)生組間的并行進(jìn)位信號CIII

、CII

、CI，分別將其送到各小組的加法器上

一個16位的ALU部件，要實現(xiàn)組內(nèi)并行，組間并行運(yùn)算。所需器件為：74181芯片四塊，74182一塊。GIIIPIIIGIIPIIGIPIGIVPIV7418274181741817418174181CIIICIICIC0CIV第33頁，課件共74頁，創(chuàng)作于2023年2月2010年9月34用兩個16位全先行進(jìn)位部件（74182）和八個74181可級連組成的32位ALU電路用四個16位全先行進(jìn)位部件（74182）和十六個74181可級連組成的64位ALU電路第34頁，課件共74頁，創(chuàng)作于2023年2月2010年9月352.1.5譯碼器譯碼：把某組編碼翻譯為唯一的輸出，實際應(yīng)用中要用到的有地址譯碼器和指令譯碼器。譯碼器：有2—4譯碼器、3—8譯碼器（8選1譯碼器）和4—16譯碼器（即16選1譯碼器）等多種。書中介紹的是2—4譯碼器的組成及應(yīng)用第35頁，課件共74頁，創(chuàng)作于2023年2月2010年9月36圖2.13二輸入四輸出譯碼器第36頁，課件共74頁，創(chuàng)作于2023年2月2010年9月37例如：3—8譯碼器，即8選1譯碼器的輸入信號有三個：C、B、A（A為低位），三位二進(jìn)制數(shù)可組成8個不同數(shù)字，因此可分別選中輸出Y0

到Y(jié)7的某一個輸出故稱為8選1譯碼器。在資料手冊中的型號為74138。第37頁，課件共74頁，創(chuàng)作于2023年2月2010年9月38下圖分別為譯碼器引腳圖和輸入輸出真值表其中：G1、G2A、G2B為芯片選擇端，G1高電平有效，而G2A、G2B為低電平有效。第38頁，課件共74頁，創(chuàng)作于2023年2月2010年9月39Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA74LS138輸入 輸出 CBAY7Y6Y5Y4Y3Y2Y1Y00000111100110011010101011111111011111101111110111111011111101111110111111011111101111111第39頁，課件共74頁，創(chuàng)作于2023年2月2010年9月40圖2.14兩塊三輸入變量譯碼器擴(kuò)展成四輸入譯碼器第40頁，課件共74頁，創(chuàng)作于2023年2月2010年9月412.1.6數(shù)據(jù)選擇器邏輯功能是在地址選擇信號的控制下，從多路數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出信號。又稱多路開關(guān)或多路選擇器。以四選一選擇器為例：FD0D1D2D3A1A0地址A1A0輸出F00D001D110D211D3第41頁，課件共74頁，創(chuàng)作于2023年2月2010年9月42圖2.21雙四通道選一數(shù)據(jù)選擇器第42頁，課件共74頁，創(chuàng)作于2023年2月2010年9月43第43頁，課件共74頁，創(chuàng)作于2023年2月2010年9月442.2時序邏輯電路如果邏輯電路的輸出狀態(tài)不但和當(dāng)時的輸入狀態(tài)有關(guān)，而且還與電路在此以前的輸入狀態(tài)有關(guān)，稱這種電路為時序邏輯電路。時序電路內(nèi)必須要有能存儲信息的記憶元件——觸發(fā)器。觸發(fā)器是構(gòu)成時序電路的基礎(chǔ)。第44頁，課件共74頁，創(chuàng)作于2023年2月2010年9月452.5.1觸發(fā)器觸發(fā)器種類很多。按時鐘控制方式來分，有電位觸發(fā)、邊沿觸發(fā)、主從觸發(fā)等方式。按功能分類，有R-S型、D型、J-K型等功能。同一功能觸發(fā)器可以由不同觸發(fā)方式來實現(xiàn)。以觸發(fā)方式為線索，介紹幾種常用的觸發(fā)器。第45頁，課件共74頁，創(chuàng)作于2023年2月2010年9月46電位觸發(fā)方式觸發(fā)器

當(dāng)觸發(fā)器的同步控制信號E為約定“1”或“0”電平時，觸發(fā)器接收輸入數(shù)據(jù)，此時輸入數(shù)據(jù)D的任何變化都會在輸出Q端得到反映；當(dāng)E為非約定電平時，觸發(fā)器狀態(tài)保持不變。鑒于它接收信息的條件是E出現(xiàn)約定的邏輯電平，故稱它為電位觸發(fā)方式觸發(fā)器，簡稱電位觸發(fā)器。第46頁，課件共74頁，創(chuàng)作于2023年2月2010年9月47圖2.23鎖存器第47頁，課件共74頁，創(chuàng)作于2023年2月2010年9月482.邊沿觸發(fā)方式觸發(fā)器觸發(fā)器接收的是時鐘脈沖CP的某一約定跳變(正跳變或負(fù)跳變)來到時的輸入數(shù)據(jù)。在CP=1及CP=0期間以及CP非約定跳變到來時，觸發(fā)器不接收數(shù)據(jù)。常用的正邊沿觸發(fā)器是D觸發(fā)器第48頁，課件共74頁，創(chuàng)作于2023年2月2010年9月49圖2.24D觸發(fā)器第49頁，課件共74頁，創(chuàng)作于2023年2月2010年9月50工作過程：1）CP=0時G3G4封鎖：Q3=Q4=1狀態(tài)不變。

反饋信息打開G5G6—接收D。2）CP由0變1時，觸發(fā)器接受數(shù)據(jù)。G3G4打開Q3=Q5=D、Q4=Q6=D。則Q=Q4=D3）觸發(fā)器接受數(shù)據(jù)后，在CP=1時輸入信號被封鎖。如Q3=0（Q=0）——封鎖G5

、Da線——置0維持線、置1阻塞線。如Q4=0（Q=1）——封鎖G6、G3、Db——置1維持線，c——置0阻塞線。CP正跳沿前接收輸入信號、正跳沿觸發(fā)、正跳沿后被封鎖。邊沿觸發(fā)器：abcQ5=D,Q6=Q5=D輸入信號觸發(fā)器翻轉(zhuǎn)第50頁，課件共74頁，創(chuàng)作于2023年2月2010年9月51比較

電位觸發(fā)器在E=1期間來到的數(shù)據(jù)會立刻被接收。但對于正沿觸發(fā)器，在CP=1期間來到的數(shù)據(jù)，必須“延遲”到該CP=1過后的下一個CP正沿來到時才被接收。因此邊沿觸發(fā)器又稱延遲型觸發(fā)器。

邊沿觸發(fā)器在CP正跳變(對正邊沿觸發(fā)器)以外期間出現(xiàn)在D端的數(shù)據(jù)變化和干擾不會被接收，因此有很強(qiáng)的抗數(shù)據(jù)端干擾的能力而被廣泛應(yīng)用，它除用來組成寄存器外，還可用來組成計數(shù)器和移位寄存器等。 至于電位觸發(fā)器，只要E為約定電平，數(shù)據(jù)來到后就可立即被接收，它不需像邊沿觸發(fā)器那樣保持到約定控制信號跳變來到才被接收。第51頁，課件共74頁，創(chuàng)作于2023年2月2010年9月523.主-從觸發(fā)方式觸發(fā)器(簡稱主-從觸發(fā)器)主-從觸發(fā)器基本上是由兩個電位觸發(fā)器級聯(lián)而成的，接收輸入數(shù)據(jù)的是主觸發(fā)器，接收主觸發(fā)器輸出的是從觸發(fā)器，主、從觸發(fā)器的同步控制信號是互補(bǔ)的(CP和CP)。在CP=1期間主觸發(fā)器接收數(shù)據(jù)；在CP負(fù)跳變來到時，從觸發(fā)器接收主觸發(fā)器最終的狀態(tài)。主從觸發(fā)器由于有計數(shù)功能，常用于組成計數(shù)器。第52頁，課件共74頁，創(chuàng)作于2023年2月2010年9月53圖2.25主-從J-K觸發(fā)器圖第53頁，課件共74頁，創(chuàng)作于2023年2月2010年9月54寄存器計算機(jī)中常用部件，用于暫存二進(jìn)制信息。寄存器可由多個觸發(fā)器組成。每個觸發(fā)器存

1Bit，N個觸發(fā)器儲存N位二進(jìn)制數(shù)據(jù)。下圖為由4個D觸發(fā)器組成的四位緩沖寄存器。2.2.2寄存器和移位寄存器第54頁，課件共74頁，創(chuàng)作于2023年2月2010年9月55圖2.28四D寄存器第55頁，課件共74頁，創(chuàng)作于2023年2月2010年9月56移位寄存器移位寄存器不僅具有存儲數(shù)據(jù)的功能，而且還具有移位功能。所謂移位功能就是將移位寄存器中所存的數(shù)據(jù)，在移位脈沖信號的作用下，按要求逐次向左、右方進(jìn)行移動從信號輸入上分有串行輸入和并行輸入下面以串行輸入并行右移位寄存器為例進(jìn)行說明:(p40圖2.29為并行輸入移位寄存器）第56頁，課件共74頁，創(chuàng)作于2023年2月2010年9月57串行輸入信號DINX1X2X3X4移位脈沖CLKD1Q1F1CLK

D2Q2F2CLK

D3Q3F3CLK

D4Q4F4CLK

DINCLKX1X2X3X41011010110101110110串行輸入并行輸出右移位寄存器波形圖第57頁，課件共74頁，創(chuàng)作于2023年2月2010年9月58圖2.29并行輸入數(shù)據(jù)的四位移位寄存器第58頁，課件共74頁，創(chuàng)作于2023年2月2010年9月59計數(shù)器按時鐘作用方式來分，有同步計數(shù)器和異步計數(shù)器兩大類。在異步計數(shù)器中，由于高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供的，但是結(jié)構(gòu)簡單。同步計數(shù)器中各觸發(fā)器的時鐘信號是由同一脈沖來提供的，因此，各觸發(fā)器是同時翻轉(zhuǎn)的，它的工作頻率比異步計數(shù)器高，但結(jié)構(gòu)較復(fù)雜。計數(shù)器按計數(shù)順序來分，有二進(jìn)制、十進(jìn)制兩大類。2.2.3計數(shù)器(counter)第59頁，課件共74頁，創(chuàng)作于2023年2月2010年9月60行波計數(shù)器：在CLK的驅(qū)動下，將存儲的數(shù)據(jù)自動加1計數(shù)原理：CLKCLEARJ0Q0Q0CLRK0J1Q1Q1CLRK1J2Q2Q2CLRK2J3Q3Q3CLRK3Q0Q1Q2Q30000CLEAR=1Q=00001第一個下降沿Q=10010第二個下降沿Q=20011第三個下降沿Q=30100第四個下降沿Q=40101第五個下降沿Q=5CLK=第60頁，課件共74頁，創(chuàng)作于2023年2月2010年9月61圖2.30是用主-從J-K觸發(fā)器構(gòu)成的同步十進(jìn)制集成化計數(shù)器。同步計數(shù)器是采用快速進(jìn)位方式來計數(shù)的，觸發(fā)器及實現(xiàn)快速進(jìn)位的邏輯電路是它的核心。各觸發(fā)器J，K表達(dá)式為

JA=KA=1 JB=KB=QAQD’ JC=KC=QAQB JD=KD=QAQBQC+QAQD圖2.30中門1～3就是按上式設(shè)計的快速進(jìn)位部分。第61頁，課件共74頁，創(chuàng)作于2023年2月2010年9月62圖2.23十進(jìn)制同步計數(shù)器第62頁，課件共74頁，創(chuàng)作于2023年2月2010年9月63“預(yù)置數(shù)”是集成化同步計數(shù)器的一個重要功能。設(shè)置控制端L，用來選擇電路是執(zhí)行計數(shù)還是執(zhí)行預(yù)置數(shù)：當(dāng)L=1，執(zhí)行同步計數(shù)；L=0，執(zhí)行預(yù)置數(shù)。由于J-K觸發(fā)器數(shù)據(jù)輸入是雙端的，所以要將單端的預(yù)置數(shù)A～D經(jīng)兩級“與非”門變成互補(bǔ)信號，再加在J，K端。圖2.30所示與非門4～11就是為此目的而設(shè)置的。當(dāng)L=1時，這些與非門被封鎖，快速進(jìn)位電路輸出經(jīng)或門12～15進(jìn)入觸發(fā)器，電路執(zhí)行計數(shù)；當(dāng)L=0，門4～11打開，快速進(jìn)位被封鎖，電路執(zhí)行置數(shù)。第63頁，課件共74頁，創(chuàng)作于2023年2月2010年9月64能夠方便地擴(kuò)展位數(shù)是集成化計數(shù)器的一個特點(diǎn)。計數(shù)器擴(kuò)展應(yīng)滿足以下條件。首先，要有標(biāo)志計數(shù)器已計至最大數(shù)的進(jìn)位輸出端RC，對二進(jìn)制、十進(jìn)制計數(shù)器，RC分別為： 二進(jìn)制計數(shù)器：RC=QAQBQCQD

十進(jìn)制計數(shù)器：RC=QAQD其次，計數(shù)器應(yīng)有保持功能。圖2.30計數(shù)器中設(shè)置了“計數(shù)允許”端P和T，用來控制計數(shù)器快速進(jìn)位電路和RC形成門。有了RC，P，T端，就可以方便地對計數(shù)器進(jìn)行擴(kuò)展。圖2.31給出了擴(kuò)展十進(jìn)制計數(shù)器的方法。第64頁，課件共74頁，創(chuàng)作于2023年2月2010年9月65圖2.31同步計數(shù)器的擴(kuò)展方法第65頁，課件共74頁，創(chuàng)作于2023年2月2010年9月662.3陣列邏輯電路