Verilog流水燈實(shí)驗(yàn)報(bào)告

...wd......wd......wd...流水燈實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)二流水燈實(shí)驗(yàn)?zāi)康膶W(xué)會(huì)編寫(xiě)一個(gè)簡(jiǎn)單的流水燈程序并掌握分頻的方法。熟悉Modelsim仿真軟件的使用。實(shí)驗(yàn)要求用Quartus編寫(xiě)流水燈程序，在Modelsim軟件中進(jìn)展仿真。實(shí)驗(yàn)儀器和設(shè)備硬件：計(jì)算機(jī)軟件：Quartus、Modelsim、〔UE〕實(shí)驗(yàn)內(nèi)容將時(shí)鐘周期進(jìn)展分頻。編寫(xiě)Verilog程序?qū)崿F(xiàn)LED等依次亮滅，用Modelsim進(jìn)展仿真，繪制波形圖。實(shí)驗(yàn)設(shè)計(jì)〔一〕分頻原理時(shí)鐘周期f為50MHz，周期T為1/f，即20ns。假設(shè)想得到四分頻計(jì)數(shù)器，即周期為80ns的時(shí)鐘，需要把時(shí)鐘進(jìn)展分頻。即每四個(gè)時(shí)鐘周期合并為一個(gè)周期。原理圖如圖1所示。圖1四分頻原理圖〔二〕流水燈設(shè)計(jì)思路1、實(shí)現(xiàn)4盞LED燈依次隔1s亮滅，即周期為1s；2、計(jì)算出頻率f為1/T=1Hz；3、設(shè)置計(jì)數(shù)器cnt，當(dāng)檢測(cè)到clk上升沿時(shí)開(kāi)場(chǎng)計(jì)數(shù)，當(dāng)cnt計(jì)數(shù)到24_999_999時(shí)，clk_4跳變?yōu)?，LED燈亮起，當(dāng)cnt計(jì)數(shù)49_999_999時(shí)，clk_4置0，LED燈熄滅。4、給LED賦初值4’b0001，第一盞燈亮。5、利用位拼接，實(shí)現(xiàn)循環(huán)?！踩吃O(shè)計(jì)框圖圖2設(shè)計(jì)根本框圖〔四〕位拼接的用法假設(shè)輸入a=4'b1010，b=3'b101，c=4'b0101，想要使輸出d=5'b10001用位拼接，符號(hào)“{}〞：d<={b[2:1],c[1],a[2:1]}即把b的低1~2位10，c的低1位0，a的低1~2位01拼接起來(lái)，得到10001。流水燈4'b00014'b00104'b01004'b1000相當(dāng)于把低三位左移，并最高位放在最低位。用位拼接可寫(xiě)為：led<={led[2:0],led[3]};低三位最高位實(shí)驗(yàn)方法和步驟〔一〕時(shí)鐘分頻編寫(xiě)分頻程序。編寫(xiě)測(cè)試程序。進(jìn)展仿真，波形如圖3所示。圖3分頻仿真結(jié)果〔二〕流水燈1、編寫(xiě)分頻程序。編寫(xiě)測(cè)試程序。3、進(jìn)展仿真，為了節(jié)約時(shí)間和方便觀察波形，將計(jì)數(shù)器值分別改為24、49跳轉(zhuǎn)。波形如圖4所示。圖4流水燈仿真結(jié)果實(shí)驗(yàn)參考程序時(shí)鐘分頻1、程序文件modulediv_clk( //模塊名與文件名一致。定義端口列表，input wire clk, //輸入線型input wire rst_n,output reg clk_4 //輸出定義為存放器型);reg[3:0] cnt; //中括號(hào)定義位寬，定義中間變量cnt always@(posedgeclk) if(rst_n==0) cnt <= 0; //復(fù)位為0，計(jì)數(shù)器也為0 elseif(cnt==3) //當(dāng)計(jì)數(shù)器=3時(shí)清零〔可用elseif〕 cnt <= 0; else cnt <= cnt+1; //計(jì)數(shù)器自加1always@(posedgeclk) if(rst_n==0) clk_4 <= 0; //復(fù)位為0.clk_4為0 elseif(cnt==1) clk_4 <= 1; //當(dāng)計(jì)數(shù)器為1時(shí)，時(shí)鐘跳變?yōu)? elseif(cnt==3) clk_4 <= 0; //當(dāng)計(jì)數(shù)器為3時(shí)，時(shí)鐘跳變?yōu)?endmodule 2、測(cè)試文件`timescale 1ns/1nsmoduletb_div_clk();reg clk;reg rst_n;wireclk_4;initial begin clk = 0; rst_n = 0; #100 rst_n = 1; endalways #5 clk=~clk;div_clkdiv_clk_inst(.clk(clk),.rst_n(rst_n),.clk_4(clk_4) );endmodule流水燈程序文件moduleLSD( //模塊名與文件名一致。定義端口列表，input wire clk, //輸入線型input wire rst_n,output reg[3:0] led);reg[25:0] cnt; //中括號(hào)定義位寬，定義中間變量cnt reg clk_4; always@(posedgeclk) if(rst_n==0) cnt <= 0; //復(fù)位為0，計(jì)數(shù)器也為0 elseif(cnt==49_999_999) //當(dāng)計(jì)數(shù)器=49999999時(shí)清零〔可用elseif〕 cnt <= 0; else cnt <= cnt+1; //計(jì)數(shù)器自加1always@(posedgeclkornegedgeclk) //異步復(fù)位 if(rst_n==0) clk_4 <= 0; //復(fù)位為0.clk_4為0 elseif(cnt==24_999_999) clk_4 <= 1; //當(dāng)計(jì)數(shù)器為24999999時(shí)，時(shí)鐘跳變?yōu)? elseif(cnt==49_999_999) clk_4 <= 0; //當(dāng)計(jì)數(shù)器為49999999時(shí)，時(shí)鐘跳變?yōu)? else clk_4 = clk_4; always@(posedgeclk_4ornegedgeclk_4) if(rst_n==0) led <= 4'b0001; else led <= {led[2:0],led[3]};//位拼接endmodule 測(cè)試文件`timescale 1ns/1nsmoduleLSD();reg clk;reg rst_n;reg cnt;wireled;initial begin clk = 0; rst_n = 0; #100 rst_n = 1; endalways #5 clk=~clk;LSDLSD_inst(.clk(clk),.rst_n(rst_n),.led(led) );endmodule實(shí)驗(yàn)小結(jié)做實(shí)驗(yàn)要養(yǎng)成良好的習(xí)慣，每次做實(shí)驗(yàn)時(shí)，都要建設(shè)一個(gè)新的文件夾存放實(shí)驗(yàn)所需的程序文件，為仿真時(shí)添加文件做準(zhǔn)備，也方便以后的查找和使用。寫(xiě)程序前要想清楚電路實(shí)現(xiàn)原理，根據(jù)所學(xué)數(shù)電知識(shí)對(duì)各個(gè)元器件進(jìn)展控制。寫(xiě)程序時(shí)注意排版美觀整潔，同時(shí)注意添加注釋。注意程序中模塊名要和文件名一致，否則程序報(bào)錯(cuò)，無(wú)法編譯通過(guò)。仿真時(shí)，可以選擇不同的進(jìn)制。在想要更改的地方右鍵，選擇【Radi