FPGA設(shè)計與VHDL實(shí)現(xiàn) 課件 ch01 EDA技術(shù)概述

FPGA設(shè)計與VHDL實(shí)現(xiàn)EDA技術(shù)概述第一章英特爾FPGA中國創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01EDA技術(shù)及其發(fā)展EDA技術(shù)及其發(fā)展CAD階段電子CAD階段是EDA技術(shù)發(fā)展的早期階段（時間大致為20世紀(jì)70年代至80年代初）。在這個階段，一方面，計算機(jī)的功能還比較有限，個人計算機(jī)還沒有普及；另一方面，電子設(shè)計軟件的功能也較弱。人們主要借助計算機(jī)對所設(shè)計電路的性能進(jìn)行些模擬和預(yù)測；另外，就是完成PCB的布局布線、簡單版圖的繪制等工作。1EDA技術(shù)及其發(fā)展CAE階段集成電路規(guī)模的擴(kuò)大，電子系統(tǒng)設(shè)計的逐步復(fù)雜，使得電子CAD的工具逐步完善和發(fā)展，尤其是人們在設(shè)計方法學(xué)、設(shè)計工具集成化方面取得了長足的進(jìn)步，EDA技術(shù)進(jìn)入電子CAE階段（時間大致為20世紀(jì)80年代初至90年代初）。在這個階段，各種單點(diǎn)設(shè)計工具、各種設(shè)計單元庫逐漸完備，并且開始將許多單點(diǎn)工具集成在起使用，大大提高了工作效率。2EDA技術(shù)及其發(fā)展EDA階段20世紀(jì)90年代以來，微電子工藝有了顯著的發(fā)展，工藝水平達(dá)到深亞微米級，在個芯片上可以集成數(shù)目上于萬乃至上億的晶體管，芯片的工作速度水平達(dá)到深亞微米級，在個芯片上可以集成數(shù)目上于萬乃至上億的晶體管，芯片的工作速度達(dá)到Gbps級，這樣就對電子設(shè)計的工具提出了更高的要求，也促使設(shè)計工具提高性能。EDA技術(shù)的使用貫穿電子系統(tǒng)開發(fā)的各個層級，比如寄存器傳輸級(RTL)、門級和版圖級；也貫穿電子系統(tǒng)開發(fā)的各個領(lǐng)域，從低頻到高頻電路、從線性到非線性電路、從模擬電路到數(shù)字電路、從PCB到FPGA領(lǐng)域等。302Top-down設(shè)計與IP核復(fù)用Top-down設(shè)計與IP核復(fù)用Top-down設(shè)計Top-down設(shè)計，即自頂向下的設(shè)計。這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能的劃分；在功能級進(jìn)行仿真、糾錯，并用硬件描述語言進(jìn)行行為描述，然后用綜合工具將設(shè)計轉(zhuǎn)化為門級電路網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)可以是PLD器件或?qū)Ｓ眉呻娐?ASIC)。在Top-down設(shè)計中，將設(shè)計分成幾個不同的層次：系統(tǒng)級、功能級、門級和開關(guān)級等，按照自上而下的順序，在不同的層次上對系統(tǒng)進(jìn)行描述與仿真。1Top-down設(shè)計與IP核復(fù)用Bottom-up設(shè)計Bottom-up設(shè)計，即自底向上的設(shè)計。Top-down設(shè)計符合人們邏輯思維的習(xí)慣，便于對復(fù)雜的系統(tǒng)進(jìn)行合理的劃分與不斷的優(yōu)化，因此成為主流的設(shè)計思路；不過，Top-down設(shè)計也并非是絕對的，在設(shè)計過程中，有時也帣要用到自底向上的方法，兩者相輔相成。在數(shù)字系統(tǒng)設(shè)計中，應(yīng)以Top-down設(shè)計為主，以Bottom-up設(shè)計為輔。2Top-down設(shè)計與IP核復(fù)用IP復(fù)用技術(shù)與soc電子系統(tǒng)的設(shè)計越向高層發(fā)展，基于IP復(fù)用(IPReuse)的設(shè)計技術(shù)越顯示出優(yōu)越性。IP(IntellectualProperty)原來的含義是指知識產(chǎn)權(quán)、著作權(quán)等，在IC設(shè)計領(lǐng)域，可將其理解為實(shí)現(xiàn)某種功能的設(shè)計，IP核(Ip模塊）則是指完成某種功能的設(shè)計模塊。IP核分為硬核、固核和軟核三種類型。3Top-down設(shè)計與IP核復(fù)用IP復(fù)用技術(shù)與soc基于IP核的設(shè)計能節(jié)省開發(fā)時間、縮短開發(fā)周期、避免重復(fù)勞動，因此基于IP復(fù)用的設(shè)計技術(shù)得到廣泛應(yīng)用，但也存在些問題，如IP版權(quán)的保護(hù)、IP的保密、IP間的集成等。微電子工藝的進(jìn)步為SoC的實(shí)現(xiàn)提供了硬件基礎(chǔ)，EDA軟件則為SoC實(shí)現(xiàn)提供了工具。3Top-down設(shè)計與IP核復(fù)用IP復(fù)用技術(shù)與socPBD的實(shí)現(xiàn)依賴于如下關(guān)鍵技術(shù)的突破：高層次系統(tǒng)級的設(shè)計工具、軟／硬件協(xié)同設(shè)計技術(shù)等。303數(shù)字設(shè)計的流程數(shù)字設(shè)計的流程數(shù)字系統(tǒng)的實(shí)現(xiàn)主要依賴兩類器件，一種是可編程邏輯器件(PLD),另種是專用集成電路(ASIC),這兩類器件各有優(yōu)點(diǎn)。PLO(FPGNCPLD)是一種半定制的器件，器件內(nèi)已經(jīng)做好各種邏輯資源，用戶只需對器件內(nèi)的資源編程連接就可實(shí)現(xiàn)所需的功能，而且可以反復(fù)修改、反復(fù)編程，直至滿足設(shè)計需求，方便性、靈活性高，成本低、風(fēng)險小。數(shù)字設(shè)計的流程專用集成電路(ApplicationSpecificIntegratedCircuit,ASIC)指用全定制方式（版圖級）實(shí)現(xiàn)設(shè)計，也稱掩膜(Mask)ASIC。ASIC實(shí)現(xiàn)方式能得到功耗更低、面積更省的設(shè)計，它要求設(shè)計者使用版圖編輯工具從晶體管的版圖尺寸、位置及連線進(jìn)行設(shè)計，以得到最優(yōu)性能。版圖設(shè)計好后，還要進(jìn)行一系列檢查和驗證，才可以將得到的標(biāo)準(zhǔn)格式的版圖文件（如CIF、GDSII格式）交廠家(Foundry)進(jìn)行流片。數(shù)字設(shè)計的流程設(shè)計輸入設(shè)計輸入(DesignEntry)是將設(shè)計者設(shè)計的電路以開發(fā)軟件要求的某種形式表達(dá)出來，并輸入相應(yīng)軟件的過程。設(shè)計輸入最常用的是原理圖輸入方式和HDL文本輸入方式。1數(shù)字設(shè)計的流程設(shè)計輸入1.原理圖輸入原理圖(Schematic)是圖形化的表達(dá)方式，它使用元件符號和連線描述設(shè)計。2.HDL文本輸入硬件描述語言CHDL)是種用文本形式描述、設(shè)計電路的語言。1數(shù)字設(shè)計的流程綜合綜合(Synthesis)是一個很重要的步驟，指的是將較高級抽象層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程。綜合器就是自動實(shí)現(xiàn)上述轉(zhuǎn)換的軟件工具?；蛘哒f，綜合器是將原理圖或HDL語言表達(dá)、描述的電路編譯成由與或陣列、RAM、觸發(fā)器、寄存器等邏輯單元組成的電路結(jié)構(gòu)網(wǎng)表的工具。2數(shù)字設(shè)計的流程布局布線布局布線(Place&Route),或者稱為適配(F兀ting),可理解為將綜合生成的電路邏輯網(wǎng)表映射到具體的目標(biāo)器件中實(shí)現(xiàn)，并產(chǎn)生最終的可下載文件的過程。布局布線將綜合后的網(wǎng)表文件針對某具體的目標(biāo)器件進(jìn)行邏輯映射，把整個設(shè)計分為多個適合器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊，并根據(jù)用戶的設(shè)定在速度和面積之間做出選擇或折中；布局是將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置，并使它們易于連線；布線則利用器件的布線資源完成各功能塊之間和反饋信號之間的連接。3數(shù)字設(shè)計的流程仿真仿真CSimulation)也稱模擬，是對所設(shè)計電路的功能的驗證。用戶可以在設(shè)計過程中對整個系統(tǒng)和各模塊進(jìn)行仿真，即在計算機(jī)上用軟件驗證功能是否正確、各部分的時序配合是否準(zhǔn)確。有問題可以隨時進(jìn)行修改，避免了邏輯錯誤。高級的仿真軟件還可以對整個系統(tǒng)設(shè)計的性能進(jìn)行估計。規(guī)模越大的設(shè)計越需要進(jìn)行仿真。仿真包括功能仿真(FunctionSimulation)和時序仿真(TimingSimulation)。4數(shù)字設(shè)計的流程編程配置把適配后生成的編程文件裝入PLD器件中的過程稱為下載。通常將對基于EEPROM工藝的非易失結(jié)構(gòu)CPLD器件的下載稱為編程(Program),而將基于SRAM工藝結(jié)構(gòu)的FPGA器件的下載稱為配置(Configuration)。有兩種常用的編程方式：在系統(tǒng)編程(In-SystemProgrammable,ISP)和用專用的編程器編程，現(xiàn)在的PLD器件一般都支持在系統(tǒng)編程，因此在設(shè)計數(shù)字系統(tǒng)和做PCB時，應(yīng)預(yù)留器件的下載接口。504常用的EDA工具軟件常用的EDA工具軟件EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按照軟件的功能進(jìn)行分類。1.集成的FPGNCPLD開發(fā)工具集成的FPG兇CPLD開發(fā)工具是由FPG兇CPLD芯片生產(chǎn)廠家提供的，這些工具可以完成從設(shè)計輸入（原理距或HDL)、邏輯綜合、模擬仿真到適配下載等全部工作。常用的EDA工具軟件2.設(shè)計輸入工具輸入工具主要幫助用戶完成原理圖和HDL文本的編輯與輸入工作。好的輸入工具支持多種輸入方式，包括原理圖、HDL文本、波形圖、狀態(tài)機(jī)、真值表等。常用的EDA工具軟件3.邏輯綜合器(Synthesizer)邏輯綜合是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖描述，依據(jù)給定的硬件結(jié)構(gòu)和約束控制條件進(jìn)行編譯、優(yōu)化和轉(zhuǎn)換，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件的過程。常用的EDA工具軟件4.仿真器仿真工具提供了對設(shè)計進(jìn)行模擬仿真的手段，包括布線以前的功能仿真（前仿真）和布線以后包含延時的時序仿真（后仿真）。仿真器按對設(shè)計語言的處理方式分為兩類：編譯型仿真器和解釋型仿真器。常用的EDA工具軟件5.芯片版圖設(shè)計軟件提供IC版圖設(shè)計工具的著名公司有Synopsys、Cadence、Mentor,Syn.opsys的優(yōu)勢在于其邏輯綜合工具，而Mento