2014下自動(dòng)化數(shù)字邏輯設(shè)計(jì)課件1 common msi

1CommonMSIs2說(shuō)明：有3個(gè)使能端G1,G2A,G2B，之所以這么多是為了級(jí)聯(lián)擴(kuò)展。

使能無(wú)效時(shí)，輸出為全1（都無(wú)效）。輸出Y0~Y7中只有一個(gè)有效（為0），對(duì)應(yīng)著輸入端CBA的二進(jìn)制值。3-to-8Decoder注意各引腳的有效電平。輸入/輸出的高位在下，低位在上。3含有2個(gè)獨(dú)立的2-4譯碼器，G為使能端。Dual2-to-4Decoder說(shuō)明：注意各引腳的有效電平。輸入/輸出的高位在下，低位在上。輸出Y0~Y3中只有一個(gè)有效（為0），對(duì)應(yīng)著輸入端BA的二進(jìn)制值。4EI為使能輸入端，無(wú)效時(shí)（為1），5個(gè)輸出端都無(wú)效（為1）。8-to-3PriorityEncoder說(shuō)明：注意各引腳的有效電平。輸入/輸出的高位在上，低位在下。輸出端A2A1A0的二進(jìn)制值對(duì)應(yīng)著I7~I0中優(yōu)先級(jí)高的有效輸入。EO為使能輸出端，用于級(jí)聯(lián)，僅在EI有效，且無(wú)有效輸入時(shí)，EO有效。GS為組選輸出端，僅在EI有效，且有有效輸入時(shí)，GS有效。5G1,G2為使能端，可用于級(jí)聯(lián)。8-bitThree-StateBuffer說(shuō)明：注意各引腳的有效電平。G1,G2都有效時(shí)，實(shí)現(xiàn)單向傳輸A->Y；

G1,G2有一個(gè)或兩個(gè)無(wú)效時(shí)，輸出端Y進(jìn)入高阻態(tài)。6G為使能端，無(wú)效時(shí)，A,B兩端都呈現(xiàn)高阻態(tài)。說(shuō)明：注意各引腳的有效電平。G有效，DIR為1時(shí)，實(shí)現(xiàn)傳輸A->B；

G有效，DIR為0時(shí)，實(shí)現(xiàn)傳輸B->A。8-bitBidirectionalThree-StateBuffer7EN為使能端，無(wú)效時(shí)，Y為0，Y_L為1。說(shuō)明：注意各引腳的有效電平。CBA為選擇輸入端，其二進(jìn)制值指示D0~D7中的對(duì)應(yīng)輸入連至輸出Y。8-input1bitMultiplexer8G為使能端，無(wú)效時(shí)，Y為0。說(shuō)明：注意各引腳的有效電平。S為選擇輸入端，S為0時(shí)，Y=A，S為1時(shí)，Y=B。2-input4bitMultiplexer9含有2個(gè)獨(dú)立的4-1多路復(fù)用器，G為使能端，無(wú)效時(shí)，Y為0。說(shuō)明：注意各引腳的有效電平。BA為選擇輸入端，其二進(jìn)制值指示C0~C3中的對(duì)應(yīng)輸入連至輸出Y。4-input2bitMultiplexer10

9個(gè)輸入A~I中含有奇數(shù)個(gè)1時(shí)，ODD=1，EVEN=0說(shuō)明：注意各引腳的有效電平。9-bitOdd/EvenParity

GeneratorABCDEFGHIEVENODD74x280

9個(gè)輸入A~I中含有偶數(shù)個(gè)1時(shí)，ODD=0，EVEN=111

ALTBIN為A小于B的輸入信號(hào)，來(lái)自較低位的前級(jí)。說(shuō)明：注意各引腳的有效電平。4-BitComparator

AEQBIN為A等于B的輸入信號(hào)，來(lái)自較低位的前級(jí)。

AGTBIN為A大于B的輸入信號(hào)，來(lái)自較低位的前級(jí)。

ALTBOUT為A小于B的輸出信號(hào)，傳給較高位的后級(jí)。

AEQBOUT為A等于B的輸出信號(hào)，傳給較高位的后級(jí)。

AGTBOUT為A大于B的輸出信號(hào)，傳給較高位的后級(jí)。12

PEQQ為P等于Q的輸出信號(hào)，低有效。說(shuō)明：注意各引腳的有效電平。8-BitComparator

PGTQ為P大于Q的輸出信號(hào)，低有效。13

C0為來(lái)自較低位的前級(jí)的進(jìn)位信號(hào)。說(shuō)明：注意各引腳的有效電平。4-bitCarry-LockaheadAdders

C4為本級(jí)的進(jìn)位信號(hào)，傳給較高位的后級(jí)。

S為A+B的和。14

CLR為異步清零。說(shuō)明：注意各引腳的有效電平。4-bitRegister

158-bitRegister

CLR為異步清零。說(shuō)明：注意各引腳的有效電平。16

OE為異步的輸出使能（OutputEnable），即輸出端為三態(tài)。

當(dāng)OE無(wú)效（為1）時(shí)，輸出端進(jìn)入高阻態(tài)。說(shuō)明：注意各引腳的有效電平。8-bitRegister

17

EN為輸入使能，當(dāng)EN無(wú)效（為1）時(shí)，輸出端保持原態(tài)。說(shuō)明：注意各引腳的有效電平。8-bitRegister

188-bitLatch

OE為輸出使能（OutputEnable），即輸出端為三態(tài)。

當(dāng)OE無(wú)效（為1）時(shí)，輸出端進(jìn)入高阻態(tài)。說(shuō)明：注意各引腳的有效電平。19Synchronous4-bitBinaryCounter

CLR為同步清零端，有效時(shí)，無(wú)論其他輸入端是什么，將執(zhí)行同步清零。說(shuō)明：注意各引腳的有效電平。LD為同步加載端。在同步清零端CLR無(wú)效，同步加載端LD有效時(shí)，無(wú)論其他輸入端是什么，將同步加載預(yù)置數(shù)A~D到輸出端QA~QD。ENT和ENP為計(jì)數(shù)使能端，在同步清零端和同步加載端都無(wú)效，且ENT和ENP至少有一個(gè)無(wú)效時(shí)，輸出端QA~QD維持原態(tài)。只有在同步清零端、同步加載端都無(wú)效，ENT和ENP都有效時(shí)，執(zhí)行正常計(jì)數(shù)。ENT還有一個(gè)功能是，當(dāng)ENT無(wú)效時(shí)，可直接將RCO設(shè)為無(wú)效（置0），不受時(shí)鐘觸發(fā)限制，即異步清RCO。

RCO為進(jìn)位輸出，當(dāng)計(jì)數(shù)達(dá)到最大值1111時(shí)，RCO有效（為1）。20Up/downCounter

UP/DN=1時(shí)，表示升序計(jì)數(shù)，當(dāng)計(jì)到最大數(shù)1111時(shí)，RCO有效（為0）；

UP/DN=0時(shí)，表示降序計(jì)數(shù)，當(dāng)計(jì)到最小數(shù)0000時(shí)，RCO有效（為0）；說(shuō)明：注意各引腳的有效電平。其他引腳與74x163的對(duì)應(yīng)引腳功能相似。214-BitUniversalShiftRegister

說(shuō)明：注意各引腳的有效電平。

CL