Xilinx FPGA AXI4總線（二）用實(shí)例介紹5個(gè)讀寫(xiě)通道

XilinxFPGAAXI4總線（二）用實(shí)例介紹5個(gè)讀寫(xiě)通道3種AXI4AXI4協(xié)議是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，數(shù)據(jù)可以同時(shí)在主機(jī)（Master）和從機(jī)（Slave）之間雙向傳輸，且數(shù)據(jù)傳輸大小可以不同。AXI4中的限制是一個(gè)突發(fā)事務(wù)（Burst）最多可以傳輸256個(gè)數(shù)據(jù)，AXI4-Lite只允許每個(gè)事務(wù)傳輸1個(gè)數(shù)據(jù)。主機(jī)接口具有發(fā)起讀寫(xiě)的權(quán)限，從機(jī)被主機(jī)控制。AXI4和AXI4-Lite都有5個(gè)通道，AXI4-Stream協(xié)議為流數(shù)據(jù)的傳輸定義了單個(gè)通道，與AXI4不同，AXI4-Stream接口可以突發(fā)無(wú)限數(shù)量的數(shù)據(jù)。AXI4實(shí)例對(duì)于AXI4和AXI4-Lite的5個(gè)通道：如下圖所示為一個(gè)AXI4的實(shí)例，用于高性能內(nèi)存映射需求（DDR、BRAM等）。Xilinx的ZYNQ系列FPGA通過(guò)總線互聯(lián)AXIInterconnect連接到AXIBRAMController控制BRAM存儲(chǔ)器資源，五種顏色的內(nèi)分別表示一個(gè)通道，從上至下依次為讀地址通道（araddr）、寫(xiě)地址通道（awaddr）、寫(xiě)響應(yīng)通道（bresp）、讀數(shù)據(jù)通道（rdata）和寫(xiě)數(shù)據(jù)通道（wdata），每個(gè)通道中均有valid和ready握手信號(hào)。讀地址/寫(xiě)地址通道，主機(jī)通過(guò)這兩個(gè)通道向從機(jī)寫(xiě)入地址和控制信息，通道的方向?yàn)橹鳈C(jī)Master向從機(jī)Slave傳輸，通道內(nèi)除了ready信號(hào)外的其余信號(hào)均為輸出，valid為高電平時(shí)表示主機(jī)認(rèn)為自己輸出的數(shù)據(jù)有效，ready信號(hào)為輸入信號(hào)，由從機(jī)Slave給出，當(dāng)ready為高時(shí)表示從機(jī)已經(jīng)準(zhǔn)備好接收主機(jī)的數(shù)據(jù)，ready和valid同時(shí)為高時(shí)代表從機(jī)準(zhǔn)備好接收主機(jī)數(shù)據(jù)且主機(jī)此時(shí)發(fā)送了有效的數(shù)據(jù)，正確的傳輸開(kāi)始。除了傳輸?shù)刂吠猓琣rlen[7:0]代表突發(fā)傳輸?shù)拈L(zhǎng)度，8位可表示0255，代表傳輸長(zhǎng)度1256。寫(xiě)響應(yīng)通道，從機(jī)通過(guò)該通道向主機(jī)發(fā)送響應(yīng)，valid由從機(jī)發(fā)出，ready由主機(jī)發(fā)出。讀數(shù)據(jù)通道，從機(jī)通過(guò)該通道向主機(jī)發(fā)送讀取出來(lái)的數(shù)據(jù)，valid由從機(jī)發(fā)出，ready由主機(jī)發(fā)出，含有一個(gè)last信號(hào)用來(lái)指示每個(gè)事務(wù)傳輸過(guò)程中的最后一個(gè)數(shù)據(jù)，表示當(dāng)前事務(wù)傳輸結(jié)束。此外，與寫(xiě)數(shù)據(jù)通道對(duì)比可知，讀數(shù)據(jù)還多了一個(gè)讀響應(yīng)信號(hào)，省去了單獨(dú)的讀響應(yīng)通道。對(duì)AXI4的讀數(shù)據(jù)/寫(xiě)數(shù)據(jù)通道，支持?jǐn)?shù)據(jù)位寬8/16/32/64/128/256/512/1024bits。使用AXIInterconnect互聯(lián)結(jié)構(gòu)時(shí)，對(duì)AXI4，支持地址位寬最大64位（默認(rèn)32位），總線的數(shù)據(jù)位寬32/64/128/256/512/1024bits；對(duì)AXI4-Lite，總線的數(shù)據(jù)位寬32bits。**對(duì)于傳輸?shù)臄?shù)據(jù)位寬不足總線位寬的**，比如使用32bit的總線傳輸8bit的信息，則使用寫(xiě)通道的WSTRB[3:0]來(lái)表示有效的寫(xiě)字節(jié)，WSTRB[n]對(duì)應(yīng)WDATA[8n+7:8n]，當(dāng)WSTRB[3:0]=4’b0001時(shí)，表示W(wǎng)DATA[7:0]有效，屬于窄傳輸?shù)囊环N。AXI4-Lite實(shí)例對(duì)AXI4-Lite協(xié)議，ZYNQ使用該協(xié)議驅(qū)動(dòng)AXIGPIO，讀寫(xiě)少量的控制、狀態(tài)寄存器。與AXI4相比，AXI4-Lite是AXI4的刪減版，適合輕量級(jí)的應(yīng)用，也是包含5個(gè)通道，不同的是每個(gè)通道都進(jìn)行了簡(jiǎn)化，去掉了對(duì)突發(fā)傳輸?shù)闹С郑˙urst）。使用AXIInterconnect互聯(lián)結(jié)構(gòu)時(shí)，對(duì)AXI4-Lite，支持地址位寬最大64位（默認(rèn)32位），數(shù)據(jù)位寬32/64bits。AXI4的5個(gè)通道寫(xiě)地址通道：主要涉及突發(fā)傳輸：突發(fā)類(lèi)型AWBURST[1:0]FIXED：突發(fā)過(guò)程中地址固定不變，用于FIFO訪問(wèn)；INCR：增量突發(fā)，突發(fā)過(guò)程中地址遞增，增加量取決于AxSIZE的值，支持突發(fā)長(zhǎng)度1~256；WRAP：回環(huán)突發(fā)，和INCR類(lèi)似，但是會(huì)在特定高地址的邊界處回到低地址處，支持突發(fā)長(zhǎng)度2/4/8/16，傳輸?shù)氖椎刂泛兔看蝹鬏數(shù)拇笮?duì)齊，最低的地址和整個(gè)傳輸?shù)拇笮?duì)齊，回環(huán)邊界等于AxSIZE*AxLEN。寫(xiě)數(shù)據(jù)通道：非對(duì)齊傳輸和窄傳輸：WSTRB[3:0]：對(duì)應(yīng)寫(xiě)字節(jié)，WSTRB[n]對(duì)應(yīng)WDATA[8n+7:8n]。WVALID為低電平時(shí)，WSTRB可以為任意值，WVALID為高電平有效時(shí)，WSTRB為高的字節(jié)線必須指示有效的數(shù)據(jù)。窄傳輸：當(dāng)主機(jī)產(chǎn)生比數(shù)據(jù)總線寬度更窄的數(shù)據(jù)傳輸時(shí)，由地址和控制信號(hào)決定哪個(gè)字節(jié)被傳輸。比如總線32-bit，傳輸8-bit。INCR和WRAP，不同的字節(jié)線決定每次burst傳輸?shù)臄?shù)據(jù)；寫(xiě)響應(yīng)通道：讀傳輸?shù)捻憫?yīng)信息是附加在讀數(shù)據(jù)通道上的，寫(xiě)傳輸?shù)膶?xiě)響應(yīng)有專(zhuān)門(mén)的寫(xiě)響應(yīng)通道。RRESP[1:0]：讀響應(yīng)；BRESP[1:0]：寫(xiě)響應(yīng)OKAY('b00）：正常訪問(wèn)成功；EXOKAY（'b01）：Exclusive訪問(wèn)成功；SLAVERR（'b10）：從機(jī)錯(cuò)誤，表明訪問(wèn)已經(jīng)成功到了從機(jī)，但是從機(jī)希望返回一個(gè)錯(cuò)誤的情況給主機(jī)；DECERR（'b11）：譯碼錯(cuò)誤，一般是由互聯(lián)組件給出，表明沒(méi)有對(duì)應(yīng)的從機(jī)地址；讀地址通道：與寫(xiě)地址一樣。讀數(shù)據(jù)通道：多出了讀響應(yīng)，其他與寫(xiě)數(shù)據(jù)一樣，讀傳輸?shù)捻憫?yīng)信息是附加在讀數(shù)據(jù)通道上的。讀事務(wù)和寫(xiě)事務(wù)均有響應(yīng)，對(duì)于讀事務(wù)，讀響應(yīng)和讀數(shù)據(jù)一起發(fā)給主機(jī)，而寫(xiě)事務(wù)則通過(guò)寫(xiě)響應(yīng)通道傳送。響應(yīng)類(lèi)型有OKAY、EXOKAY、SLAVERR、DECERR。上述響應(yīng)分別表示：正常讀寫(xiě)成功、獨(dú)占式讀寫(xiě)、設(shè)備錯(cuò)誤、譯碼錯(cuò)誤。協(xié)議規(guī)定：請(qǐng)求的需要傳輸?shù)臄?shù)據(jù)數(shù)量必須執(zhí)行，即使出現(xiàn)了錯(cuò)誤報(bào)告，在一次突發(fā)式讀寫(xiě)的剩余數(shù)據(jù)也不會(huì)被取消。A