在FPGA中實(shí)現(xiàn)嵌入式邏輯分析儀的系統(tǒng)開(kāi)發(fā)與調(diào)試應(yīng)用

在FPGA中實(shí)現(xiàn)嵌入式邏輯分析儀的系統(tǒng)開(kāi)發(fā)與調(diào)試應(yīng)用隨著邏輯設(shè)計(jì)復(fù)雜性的不斷增加，在計(jì)算機(jī)上以軟件方式的仿真測(cè)試變得更加耗費(fèi)時(shí)間，而不斷需要重復(fù)進(jìn)行的硬件系統(tǒng)的測(cè)試同樣變得更為困難。為了解決這些問(wèn)題，設(shè)計(jì)者可以將一種高效的硬件測(cè)試手段和傳統(tǒng)的系統(tǒng)測(cè)試方法相結(jié)合來(lái)完成，這就是嵌入式邏輯分析儀的使用。它主要用于分析數(shù)字系統(tǒng)的檢測(cè)和故障診斷問(wèn)題，是數(shù)據(jù)域測(cè)試中一種非常有效的測(cè)試方法。它可以隨設(shè)計(jì)文件一并下載于目標(biāo)芯片中，用以捕捉設(shè)計(jì)者感興趣的目標(biāo)芯片內(nèi)部信號(hào)節(jié)點(diǎn)處的信號(hào)，而不影響原硬件系統(tǒng)的正常工作。本文介紹SignalTapII邏輯分析儀的基本用法及其在FPGA中一個(gè)典型的應(yīng)用實(shí)例。1SignalTapII基本用法嵌入式邏輯分析儀SignalTapII在對(duì)系統(tǒng)硬件模塊進(jìn)行監(jiān)測(cè)時(shí)，是將測(cè)得的樣本數(shù)據(jù)暫存于目標(biāo)器件的RAM中，然后通過(guò)器件的JTAG端口和ByteBlasterII下載線一起將樣本數(shù)據(jù)信息傳出并送入計(jì)算機(jī)進(jìn)行數(shù)據(jù)分析。SignalTapII允許對(duì)設(shè)計(jì)中所有層次模塊的信號(hào)進(jìn)行監(jiān)測(cè)，可以使用多時(shí)鐘驅(qū)動(dòng)，還能通過(guò)設(shè)置用以確定前后觸發(fā)信號(hào)信息的比例。其使用方法步驟如下：（1）打開(kāi)SignalTapII編輯窗。選擇Tool中的SignalTapLogicAnalyzer項(xiàng)，或者選擇File中的New項(xiàng)，在New窗口中選擇OtherFiles中的SignalTapIIFile，單擊OK按鈕，即出現(xiàn)圖1所示編輯窗。（2）調(diào)入待測(cè)信號(hào)。注意在調(diào)入信號(hào)前需給該信號(hào)組取名，可通過(guò)Instance欄內(nèi)的AutoSignalTap_0處單擊即可。其次，調(diào)入待測(cè)信號(hào)，在Instance欄的下欄空白處雙擊即可，如圖2所示。在窗口中，點(diǎn)擊List，在NodesFound中就出現(xiàn)所有的待測(cè)信號(hào)，選擇所要測(cè)量的信號(hào)，點(diǎn)擊OK就完成了。在調(diào)用信號(hào)時(shí)，不要過(guò)多的調(diào)用沒(méi)有實(shí)際意義的信號(hào)，這樣會(huì)導(dǎo)致芯片資源的浪費(fèi)。（3）相關(guān)參數(shù)設(shè)置。參數(shù)的設(shè)置正確與否是使用SignalTapII的關(guān)鍵。從前面我們已經(jīng)知道，SignalTapII將采樣的樣本存于RAM中，參數(shù)設(shè)置就是設(shè)定采樣的特征信息和采樣數(shù)據(jù)樣本的大小等參數(shù)，采樣的特征信息包括采樣時(shí)鐘的采樣的速度、觸發(fā)形式和采樣的深度，即采樣樣本存放于RAM中的點(diǎn)數(shù)以及RAM的大小等相關(guān)設(shè)置。參數(shù)設(shè)置過(guò)程如下，首先，在圖1的Signal欄中，點(diǎn)擊Clock即可設(shè)置采樣時(shí)鐘。采樣時(shí)鐘的快慢影響我們所觀察的信號(hào)的質(zhì)量，所以要靈活、合理選擇。采樣時(shí)鐘不是越快越好，當(dāng)我們要觀察一些慢速信號(hào)或干擾信號(hào)的時(shí)候，太快就適得其反。其次，設(shè)置采樣深度。采樣深度越深我們觀察到的點(diǎn)數(shù)就越多，當(dāng)然是越多越好，但是由于受RAM的大小限制，我們?cè)O(shè)置的采樣深度不可能太深。特別是在采樣信號(hào)比較多的時(shí)候，我們要綜合考慮這些因數(shù)，設(shè)置我們的采樣深度，以免發(fā)生RAM不夠用的情況。再次，根據(jù)待測(cè)信號(hào)的要求，在BufferAcquisitionMode框的Circulate欄設(shè)置采樣起始觸發(fā)位置。最后，設(shè)置觸發(fā)條件，在Trigger中用于選擇出發(fā)級(jí)數(shù)，如兩級(jí)觸發(fā)，就要在兩個(gè)觸發(fā)條件都滿足的條件下才能得到觸發(fā)；在下面的Trigger框中選擇觸發(fā)信號(hào)和觸發(fā)形式，觸發(fā)形式有上升沿、下降沿等觸發(fā)供選擇，當(dāng)選擇的觸發(fā)信號(hào)滿足了所設(shè)置的觸發(fā)形式的時(shí)候，就開(kāi)始采樣。（4）保存。在完成以上的步驟之后，點(diǎn)擊保存，出現(xiàn)“DoyouwanttoenableSignalTapII…”，選擇“是”就表示再次編譯的時(shí)候?qū)ignalTapII與工程捆綁在一起綜合，并通過(guò)下載適配器一起下載到FPGA芯片中去。如果選擇了否，可以在菜單Assignment中的Setting項(xiàng)，Category欄中選擇SignalTapLogicAnalyzer，在彈出的窗口中的右面，選中EnableSignalTapLogicAnalyzer，單擊OK即可。在全部測(cè)試完成的時(shí)候，應(yīng)從芯片中去掉SignalTapII，方法如上所述。（5）觀看結(jié)果。保存好了之后，就可以下載到FPGA芯片里面去了。下載方法與普通下載方法一致，這里不在詳述。再在圖1的JTAGChain中設(shè)置好硬件連接及相關(guān)的SOF文件，最后點(diǎn)擊Instance右邊第二個(gè)自動(dòng)分析按鈕就可以啟動(dòng)SignalTapII來(lái)觀看樣本數(shù)據(jù)。2實(shí)例應(yīng)用這里設(shè)計(jì)一個(gè)正弦信號(hào)發(fā)生器，具體說(shuō)明SignalTapII的強(qiáng)大功能。2.1系統(tǒng)硬件正弦函數(shù)信號(hào)發(fā)生器由地址發(fā)生器、數(shù)據(jù)存儲(chǔ)器ROM、D/A三部分組成，根據(jù)需要還可以添加移相等其他功能［2］，其系統(tǒng)硬件框圖如圖3所示。地址發(fā)生器實(shí)際上是一個(gè)計(jì)數(shù)器，從0開(kāi)始計(jì)數(shù)，循環(huán)進(jìn)行。數(shù)據(jù)存儲(chǔ)器ROM的每一個(gè)地址對(duì)應(yīng)正弦信號(hào)的一個(gè)數(shù)據(jù)，其輸入是一個(gè)遞增的計(jì)數(shù)值，輸出是與其唯一對(duì)應(yīng)。數(shù)據(jù)存儲(chǔ)器ROM的數(shù)字輸出經(jīng)過(guò)D/A轉(zhuǎn)換得到了模擬的正弦波形。2.2系統(tǒng)軟件系統(tǒng)軟件采用硬件描述語(yǔ)言VHDL編制，在FPGA中完成軟件的編輯、編譯，整個(gè)系統(tǒng)的VHDL語(yǔ)言描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINGTISPORT（CLK：INSTD_LOGIC;--信號(hào)源時(shí)鐘DOUT：OUTSTD_LOGIC_VECTOR（7DOWNTO0））;--8位波形數(shù)據(jù)輸出END;ARCHITECTUREDACCOFSINGTISCOMPONENTdata_rom--調(diào)用波形數(shù)據(jù)存儲(chǔ)器LPM_ROM文件：data_rom.vhd聲明PORT（address：INSTD_LOGIC_VECTOR（5DOWNTO0）;--6位地址信號(hào)inclock：INSTD_LOGIC;--地址鎖存時(shí)鐘q：OUTSTD_LOGIC_VECTOR（7DOWNTO0））;ENDCOMPONENT;SIGNALQ1：STD_LOGIC_VECTOR（5DOWNTO0）;--設(shè)定內(nèi)部節(jié)點(diǎn)作為地址計(jì)數(shù)器BEGINPROCESS（CLK）--LPM_ROM地址發(fā)生器進(jìn)程BEGINIFCLK‘EVENTANDCLK=’1‘THENQ1《=Q1+1;--Q1作為地址發(fā)生器計(jì)數(shù)器ENDIF;ENDPROCESS;u1：data_romPORTMAP（address=》Q1，q=》DOUT，inclock=》CLK）;--例化END;2.3系統(tǒng)調(diào)試一般地，系統(tǒng)在軟硬件設(shè)計(jì)后，調(diào)試工作任務(wù)是比較繁重地，如果系統(tǒng)沒(méi)有達(dá)到設(shè)計(jì)的預(yù)期目標(biāo)，可能出現(xiàn)的問(wèn)題可能是軟件，也可能是硬件。這兩個(gè)部分無(wú)論是軟件還是硬件，都是一個(gè)非常龐大（對(duì)于較大的系統(tǒng)）的工程，每個(gè)模塊都可能會(huì)存在問(wèn)題，如果不用SignalTapII來(lái)調(diào)試，只能檢查每一個(gè)模塊，或根據(jù)設(shè)計(jì)的邏輯檢查軟件系統(tǒng)。這里我們采用SignalTapII來(lái)調(diào)試各個(gè)模塊。（1）地址發(fā)生器模塊檢查。通過(guò)仿真監(jiān)測(cè)地址發(fā)生器的結(jié)果是否是一個(gè)遞增數(shù)字量，“是”則該模塊正常。（2）正弦波數(shù)據(jù)存儲(chǔ)ROM模塊檢查。監(jiān)測(cè)ROM中數(shù)據(jù)是否為預(yù)期的正弦表格中依次的數(shù)據(jù)，“是”則該模塊正常。可見(jiàn)，用SignalTapII來(lái)調(diào)試FPGA優(yōu)勢(shì)非常的大，這樣可以大大縮短設(shè)計(jì)人員的測(cè)試時(shí)間，使得設(shè)計(jì)盡快投入市場(chǎng)。如果檢查全部正確，就說(shuō)明問(wèn)題出現(xiàn)的不是軟件，而是硬件了。按照上述SignalTapII的使用步驟，在編譯后的工程中添加STP文件，并對(duì)文件進(jìn)行相關(guān)設(shè)置，部分參數(shù)設(shè)置見(jiàn)圖4所示。最后，觀察待測(cè)信號(hào)，如圖5所示。如果在待測(cè)信號(hào)名上右擊該信號(hào)，在出現(xiàn)的選項(xiàng)中選擇BusDisplayFormat，可以選擇以什么數(shù)據(jù)形式顯示采樣到的波形，可以有16、10等進(jìn)制數(shù)顯示，具體選擇根據(jù)需要，本例中使用LineChar