Verilog HDL實用教程 課件 ch11有限狀態(tài)機設(shè)計

有限狀態(tài)設(shè)計第十一章VerilogHDL實用教程普通高等教育EDA技術(shù)教材01有限狀態(tài)機簡介有限狀態(tài)機簡介有限狀態(tài)機簡介02有限狀態(tài)機的verilogHDL描述有限狀態(tài)機的verilogHDL描述三段式狀態(tài)機描述1對于兩段式描述，相當(dāng)于一個過程是由時鐘信號觸發(fā)的時序過程(一般用case語句檢查狀態(tài)機的當(dāng)前狀態(tài)，然后用if語句決定下一狀態(tài));另一個過程是組合過程，在組合過程中根據(jù)當(dāng)前狀態(tài)給輸出信號賦值。對于摩爾型狀態(tài)機，其輸出只與當(dāng)前狀態(tài)有關(guān)，因此只需用case語句描述即可;對于米里型狀態(tài)機，其輸出與當(dāng)前狀態(tài)和當(dāng)前輸入都有關(guān)，故可以用case、if語句組合進行描述。雙過程的描述方式結(jié)構(gòu)清晰，并且把時序邏輯和組合邏輯分開描述，便于修改。在單過程描述方式中，將有限狀態(tài)機的現(xiàn)態(tài)、次態(tài)和輸出邏輯(CS+NS+OL)放在同一個過程中描述，這樣做帶來的好處是相當(dāng)于用時鐘信號來同步輸出信號，可以解決輸出邏輯信號出現(xiàn)毛刺的問題，適用于將輸出信號作為控制邏輯的場合，有效避免了輸出信號帶有毛刺從而產(chǎn)生錯誤的控制邏輯的問題。有限狀態(tài)機的verilogHDL描述三段式狀態(tài)機描述1有限狀態(tài)機的verilogHDL描述三段式狀態(tài)機描述1有限狀態(tài)機的verilogHDL描述兩段式狀態(tài)機描述2有限狀態(tài)機的verilogHDL描述兩段式狀態(tài)機描述2有限狀態(tài)機的verilogHDL描述單段式描述3有限狀態(tài)機的verilogHDL描述單段式描述3有限狀態(tài)機的verilogHDL描述單段式描述303狀態(tài)的編碼狀態(tài)的編碼常用的編碼方式1狀態(tài)的編碼常用的編碼方式1狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼用屬性指定狀態(tài)編碼方式3狀態(tài)的編碼用屬性指定狀態(tài)編碼方式3狀態(tài)的編碼多余狀態(tài)的處理4在狀態(tài)機設(shè)計中，通常會出現(xiàn)多余狀態(tài)，尤其是一位熱碼編碼，會有很多多余狀態(tài)的出現(xiàn)，或稱為無效狀態(tài)、非法狀態(tài)等。有如下兩種處理多余狀態(tài)的方法。在case語句中，用default分支決定一旦進入無效狀態(tài)所采取的措施。編寫必要的VerilogHDL源代碼，以明確定義進入無效狀態(tài)所采取的行為。需要注意的是，并非所有綜合軟件都能按照default語句指示，綜合出有效避免無效死循環(huán)的電路，所以這種方法的有效性視所用綜合軟件的性能而定。04用有限狀態(tài)機設(shè)計除法器用有限狀態(tài)機設(shè)計除法器用有限狀態(tài)機設(shè)計除法器用有限狀態(tài)機設(shè)計除法器05用有限狀態(tài)機控制流水燈用有限狀態(tài)機控制流水燈用有限狀態(tài)機控制流水燈06用狀態(tài)機控制字符液晶用狀態(tài)機控制字符液晶用狀態(tài)機控制字符液