什么是CPLD？基于CPLD的QWERTY 鍵盤設(shè)計

什么是CPLD？基于CPLD的QWERTY鍵盤設(shè)計一種集成電路，屬于PLD，電路規(guī)模較大。CPLD是指結(jié)構(gòu)比較復(fù)雜的可編程邏輯器件，它包括下述輸出宏單元結(jié)構(gòu)：可編程I/O允許用戶對這些引腳編程，作為輸入或輸出。寄存器輸出和反饋可用于實現(xiàn)計數(shù)器和移位寄存器等。異或門輸出結(jié)構(gòu)，可用于一般用戶多功能計數(shù)，能十分有效地建立大的計數(shù)器。AMD公司最先生產(chǎn)帶有宏單元的可編程邏輯器件PAL22V10。目前PAL22V10已成為劃分PLD的界限?？删幊踢壿嬈骷拈T數(shù)大于PAL22V10所包含則門數(shù)，就被認(rèn)為是復(fù)雜可編程邏輯器件，即CPLD?？梢哉J(rèn)為CPLD基本上是原來的可編程邏輯器件的擴展。它常常由可編程邏輯的功能塊圍繞一個位于中心、時延固定可編程互連矩陣構(gòu)成。由于用固定長度的金屬線實現(xiàn)邏輯單元之間的互連，而可編程邏輯單元又是類似PAL的與陣列，使得CPLD與FPGA相比較很容易計算輸人到輸出的傳輸延遲，顯然也會有一些靈活性的限制。但是，CPLD的設(shè)計比FPGA簡單。雖然CPLD的結(jié)構(gòu)一般都很相似，而且一般認(rèn)為CPLD都有100％的布通率，但是由于可編得互連矩陣的結(jié)構(gòu)不同，實際上也會有差別。CPLD是ComplexPLD的簡稱，顧名思義，其是一種較PLD為復(fù)雜的邏輯元件。CPLD是一種整合性較高的邏輯元件。由于具有高整合性的特點，故其有性能提升，可靠度增加，PCB面積減少及成本下降等優(yōu)點。CPLD元件，基本上是由許多個邏輯方塊（LogicBlocks）所組合而成的。而各個邏輯方塊均相似于一個簡單的PLD元件（如22V10）。邏輯方塊間的相互關(guān)系則由可變成的連線架構(gòu)，將整個邏輯電路合成而成。常見的CPLD元件有Altera公司的Max5000及Max7000系列。Cypress的Max340及Flash370系列等，一般來說CPLD元件的gatecount約在1000~7000Gate之隨著手機及其他便攜手持裝置的功能不斷增加，設(shè)計的取舍平衡亦日趨精細。文本信息與網(wǎng)絡(luò)瀏覽等流行功能都要求更多的數(shù)據(jù)輸入，而這對于傳統(tǒng)的雙音多頻（DTMF）（0-9，#，*）鍵盤會比較困難。使用這種鍵盤要求多端數(shù)據(jù)輸入，輸入效率低而且容易出錯。圖1–QWERTY鍵盤（摩托羅拉A630）使文本輸入更為方便的一個方法是使用QWERTY鍵盤（見圖1）。這種鍵盤采用40個或更多按鍵，而DTMF手機通常采用12個。當(dāng)然，多出的按鍵會使手機體積變大，用到的電子組件也更多。然而，文本信息用戶可能樂意以體積換取QWERTY鍵盤，因為文本輸入大為簡便了，而且兩個大拇指都可以用來輸入文本信息或數(shù)據(jù)。最近，有些手機生產(chǎn)商已經(jīng)推出了面向文本用戶的帶QWERTY鍵盤的手機。數(shù)據(jù)輸入鍵盤可以用多種方法來設(shè)計，并無一定之規(guī)。為傳統(tǒng)DTMF鍵盤添加更多按鍵對設(shè)計人員提出了挑戰(zhàn)，本文即討論應(yīng)對這挑戰(zhàn)的一種可能解決方案。QWERTY構(gòu)建模塊我們的解決方案使用Xilinx?CoolRunner?-IICPLD；低功耗、小包裝及低成本的特點使其成為此應(yīng)用的理想選擇。將DTMF轉(zhuǎn)化為QWERTY鍵盤需要更多按鍵，從而需要更多通用I/O（GPIO）。例如，DTMF鍵盤可能只有四行三列，而QWERTY鍵盤可能有多至八行八列。不過，鍵盤的大小可根據(jù)終端系統(tǒng)的需求而定。圖2–連接到處理器的簡單4x4鍵盤需要8個GPIO通常，將處理器或DSP用作連接鍵盤行和列的界面（見圖2）。處理器對行進行掃描，對列進行監(jiān)控，以檢測邏輯變化。當(dāng)變化發(fā)生，即表示用戶按下了一個按鍵。知道被掃描的是哪一行，以及哪一列的狀態(tài)發(fā)生了變化，處理器即可推斷出按下的是哪個按鍵。擴展I/O設(shè)計需要更多I/O的鍵盤時（QWERTY鍵盤即為一例），可能會發(fā)現(xiàn)現(xiàn)有處理器沒有足夠的GPIO。一種可能的解決方法是，把一個CPLD用作I/O擴展器，從而減少對處理器I/O數(shù)量的要求。圖3在處理器與鍵盤之間使用了一個CPLD，其一側(cè)連接鍵盤的行/列，另一側(cè)連接處理器的可用GPIO。此例中，使用一個CPLD后，一個8x8的鍵盤所需要的處理器GPIO端口的數(shù)目與4x4的鍵盤相同（實際上還少一個）。如果不使用CPLD，處理器會需要16個GPIO端口，而不是7個。掃描與編碼除了減少處理器對GPIO的數(shù)量要求外，CPLD還可以承擔(dān)處理器的某些功能，如：對行進行掃描并對列進行監(jiān)控以檢測狀態(tài)變化。當(dāng)用戶按鍵時，CPLD會停止掃描，并立即生成一個編碼字，然后發(fā)送給處理器，告訴處理器哪個鍵按下了。因為使用了編碼字來告知處理器按下了哪個按鍵，對處理器的I/O需求得以減輕。圖3–使用CoolRunner-IICPLD擴展GPIO在圖3所示例子中，用6個位來代表編碼字。6個位提供26（即64）個不同的值，每個值代表一個按鍵。然而，還必須有一個值代表無按鍵被按時的狀態(tài)。因此，在此例中，在不添加又一個GPIO的情況下，實際上只有63個按鍵可被代表。處理器無需掃描鍵盤，因為這一操作現(xiàn)由CPLD執(zhí)行；不過，處理器仍需監(jiān)控其GPIO上的變化–它只是不再需要推斷哪個按鍵被按，因為該信息編碼到一個六位字中了。還需要用到的是開關(guān)抖動，這可以安排在CPLD中或處理器中，取決于哪個裝置有可用資源。在處理器中進行這一操作，可將CPLD的大小和成本降到最小。簡要總結(jié)此設(shè)計示例：CPLD對鍵盤進行掃描，檢測被按下的按鍵，然后提供一個編碼字供處理器讀取并解析。這一功能不僅使處理器不必再承擔(dān)掃描任務(wù)，還擴展了GPIO的功能。此設(shè)計非常適合于CoolRunner-II32宏單元裝置（利用率大約為75%），留下25%空間作他用。此外，此設(shè)計還采用了其他一些方法來減少功耗并利用CoolRunner-II的節(jié)能功能。CPLD設(shè)計詳述要掃描鍵盤的行，桶式移位寄存器除一位預(yù)置為零外，其他所有位均預(yù)置為1。移位寄存器的每一位驅(qū)動CPLD上的一個輸出引腳，后者與鍵盤的行相連。當(dāng)移位寄存器開始計時時，零位通過桶式移位器移位，將行逐行置低，以對其進行掃描。鍵盤的列輸入到CPLD，每個輸入都通過一個內(nèi)部上拉電阻上拉。當(dāng)沒有按鍵被按時，CPLD的所有列輸入都被動上拉至邏輯高位。對所有的列輸入一起進行“與”操作，這時輸出端的邏輯1表示沒有按鍵被按?！芭c”操作的輸出用于啟動移位寄存器。當(dāng)按鍵被按下時，列與行取得連接，按下的鍵所在的列被與該按鍵相關(guān)的行置低。“與”操作的輸出將變?yōu)榱?，從而在按鍵被按下時中止移位寄存器。圖4–模塊圖此時，移位寄存器將按下的鍵所在的行置低，而該鍵所在的列亦處于低位。為了使這些信息相關(guān)聯(lián)，使用了兩個編碼器：一個用于行位（移位寄存器的輸出），另一個用于列輸入。兩個編碼器的輸出組合起來，就構(gòu)成發(fā)送給處理器的編碼字。圖4為這一操作的模塊圖。結(jié)束語使用XilinxCoolRunner-