SOPCEDA綜合課程設(shè)計(jì)報(bào)告 智力搶答器

江西理工大學(xué)應(yīng)用科學(xué)學(xué)院EDA課程設(shè)計(jì)PAGEPAGE1江西理工大學(xué)應(yīng)用科學(xué)學(xué)院SOPC/EDA綜合課程設(shè)計(jì)報(bào)告設(shè)計(jì)題目：智力搶答器設(shè)計(jì)者：學(xué)號(hào)：班級(jí)：指導(dǎo)老師：完成時(shí)間：設(shè)計(jì)報(bào)告綜合測(cè)試總評(píng)格式（10）內(nèi)容(40)圖表（10）答辯（20）平時(shí)（20）目錄HYPERLINK\s"1,1185,1198,1,,第一章

智能搶答器的設(shè)計(jì)

"第一章智力搶答器的設(shè)計(jì)方案分析…3HYPERLINK\s"1,1260,1277,0,,第一節(jié)、基于VHDL的智能搶答器

"第一節(jié)基于VHDL的智能搶答器………………3HYPERLINK\s"1,1349,1362,0,,1.1.1設(shè)計(jì)目的及要求

"1.1.1設(shè)計(jì)目的及要求……………3HYPERLINK\s"1,2369,2383,0,,1.1.2設(shè)計(jì)分析與設(shè)計(jì)思路"1.1.2設(shè)計(jì)分析與設(shè)計(jì)思路……………….4HYPERLINK\s"1,2743,2760,2,,第二章

搶答器各模塊的原理及介紹

"第二章?lián)尨鹌鞲髂K的原理及介紹………5HYPERLINK\s"1,2830,2843,0,,第一節(jié)、系統(tǒng)的框圖及介紹

"第一節(jié)系統(tǒng)的框圖及介紹……………………..5HYPERLINK\s"1,2914,2929,0,,2.1.1結(jié)構(gòu)框圖及系統(tǒng)框圖

"2.1.1結(jié)構(gòu)框圖及系統(tǒng)框圖……………5HYPERLINK\s"1,3098,3108,94,,第二節(jié)、模塊的介紹

"第二節(jié)模塊的介紹………………5HYPERLINK\s"1,3171,3187,0,,2.2.1搶答鑒別模塊QDJB

"2.2.1搶答鑒別模塊QDJB……………5HYPERLINK\s"1,3369,3382,94,,2.2.2計(jì)時(shí)模塊JSQ

"2.2.2計(jì)時(shí)模塊JSQ……………………6HYPERLINK\s"1,3628,3641,0,,2.2.3記分模塊JFQ

"2.2.3記分模塊JFQ……………………62.2.4譯碼器顯示模塊YMQ…………..7HYPERLINK\s"1,4129,4140,0,,第三節(jié)、系統(tǒng)的源程序

"第三節(jié)搶答器的VHDL源程序…………..…..8HYPERLINK\s"1,4205,4218,0,,2.3.1VHDL源程序

"2.3.1各模塊的VHDL源程序…..…...…………………8一、搶答鑒別模塊QDJB的VHDL源程序……8二、計(jì)時(shí)模塊JSQ的VHDL源程序………………….9三、記分模塊JFQ的VHDL源程序………………...10四、譯碼顯示模塊YMQ的VHDL源程序…………12五、頂層原理圖文件………………….14HYPERLINK\s"1,9739,9748,3,,第三章、仿真波形

"第三章仿真波形…………..…15HYPERLINK\s"1,9808,9817,0,,第一節(jié)仿真波形

"第一節(jié)仿真波形…………………15HYPERLINK\s"1,9882,9898,0,,3.1.1搶答鑒別模塊QDJB

"3.1.1搶答鑒別模塊QDJB………….15HYPERLINK\s"1,10051,10064,0,,3.1.2計(jì)時(shí)模塊JSQ

"3.1.2計(jì)時(shí)模塊JSQ…………………15HYPERLINK\s"1,10226,10239,0,,3.1.3記分模塊JFQ

"3.1.3記分模塊JFQ…………………16HYPERLINK\s"1,10302,10318,0,,3.1.4譯碼顯示模塊YMQ

"3.1.4譯碼顯示模塊YMQ…….16HYPERLINK\s"1,10694,10703,0,,第四章、實(shí)習(xí)總結(jié)

"第四章附錄……..………………..…18HYPERLINK\s"1,10770,10778,0,,4.1實(shí)習(xí)總結(jié)

"4.1結(jié)束語(yǔ)….…………18HYPERLINK\s"1,11293,11301,94,,4.2參考文獻(xiàn)

"4.2參考文獻(xiàn)………….194.3共陰極七段數(shù)碼管……………….20第一章智力搶答器的設(shè)計(jì)方案分析第一節(jié)、基于VHDL的智能搶答器1.1.1設(shè)計(jì)目的及要求EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線(xiàn)和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。對(duì)于迅猛發(fā)展的EDA技術(shù)的綜合應(yīng)用，從EDA技術(shù)的綜合應(yīng)用系統(tǒng)的深度來(lái)分，可分為3個(gè)層次：①功能電路模塊的設(shè)計(jì)；②算法實(shí)現(xiàn)電路模塊的設(shè)計(jì)；③片上系統(tǒng)/嵌入式系統(tǒng)/現(xiàn)代DSP系統(tǒng)的設(shè)計(jì)。

從EDA技術(shù)的綜合應(yīng)用系統(tǒng)的最終主要硬件構(gòu)成來(lái)分，已出現(xiàn)6種形式：

①CPLD/FPGA系統(tǒng)；②"CPLD/FPGA+MCU"系統(tǒng)；③"CPLD/FPGA+專(zhuān)用DSP處理器"系統(tǒng)；④基于FPGA實(shí)現(xiàn)的現(xiàn)代DSP系統(tǒng)；⑤基于FPGA實(shí)現(xiàn)的SOC片上系統(tǒng)；⑥基于FPGA實(shí)現(xiàn)的嵌入式系統(tǒng)。

從EDA技術(shù)的綜合應(yīng)用系統(tǒng)的完善層次來(lái)分，可分為3個(gè)層次：①"EDA綜合系統(tǒng)"主體電路的設(shè)計(jì)、仿真及硬件驗(yàn)證；②"EDA綜合系統(tǒng)"主體電路的設(shè)計(jì)、仿真、硬件驗(yàn)證+系統(tǒng)外圍電路PCB的設(shè)計(jì)與制作；③"EDA綜合系統(tǒng)"主體電路的設(shè)計(jì)、仿真、硬件驗(yàn)證+系統(tǒng)整體電路PCB的設(shè)計(jì)與制作及系統(tǒng)的組裝、調(diào)試。在許多比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺(tái)搶答器，通過(guò)數(shù)顯、燈光及音響等多種手段指示出第一搶答者。同時(shí)，還可以設(shè)置計(jì)分、犯規(guī)及獎(jiǎng)懲計(jì)錄等多種功能。本設(shè)計(jì)的具體要求是：(1)設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。(2)電路具有第一搶答信號(hào)的鑒別和鎖存功能。(3)設(shè)置計(jì)分電路。(4)設(shè)置犯規(guī)電路。1.1.2設(shè)計(jì)分析與設(shè)計(jì)思路：根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR,系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口LEDA、LESB、LEDC、LEDD，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；各組得分的累加和動(dòng)態(tài)顯示功能；搶答犯規(guī)記錄功能。第二章?lián)尨鹌鞲髂K的原理及介紹第一節(jié)、系統(tǒng)的框圖及介紹2.1.1結(jié)構(gòu)框圖及系統(tǒng)框圖圖2.1搶答器系統(tǒng)及結(jié)構(gòu)框圖原理分析：將電路分為三個(gè)主要模塊：搶答鑒別模塊QDJB；計(jì)時(shí)模塊JSQ；記分模塊JFQ?？捎渺o態(tài)顯示，使用4個(gè)數(shù)碼管，兩個(gè)顯示計(jì)時(shí)，一個(gè)顯示組別，一個(gè)顯示分?jǐn)?shù)。第二節(jié)、模塊的介紹2.2.1搶答鑒別模塊QDJB圖2.2QDJB在搶答鑒別電路設(shè)計(jì)中，A、B、C、D四組搶答，理論上應(yīng)該有16種可能情況，但實(shí)際上由于芯片反應(yīng)速度快到一定程度時(shí)，兩組以上同時(shí)搶答成功的可能性非常小，因此我們可設(shè)計(jì)成只有四種情況，這大大簡(jiǎn)化了電路的設(shè)計(jì)復(fù)雜性。2.2.2計(jì)時(shí)模塊JSQ圖2.3JSQ本系統(tǒng)中的計(jì)時(shí)器電路既有計(jì)時(shí)初始值的預(yù)置功能，又有減計(jì)數(shù)功能，功能比較齊全。其中初始值的預(yù)置功能是將時(shí)間的兩位數(shù)（單位為秒）分解成兩個(gè)數(shù)分別進(jìn)行預(yù)置，默認(rèn)時(shí)間為60秒倒計(jì)時(shí)。TA、TB端分別預(yù)置兩位數(shù)值，再經(jīng)過(guò)LDN端確認(rèn)所置時(shí)間，EN端為高電平后開(kāi)始計(jì)時(shí)。每個(gè)數(shù)的預(yù)置則采用高電平計(jì)數(shù)的方式進(jìn)行，CLK接時(shí)鐘信號(hào)，操作簡(jiǎn)潔。2.2.3記分模塊JFQ圖2.4JFQ在計(jì)分器電路的設(shè)計(jì)中，按照一般的設(shè)計(jì)原則，按一定數(shù)進(jìn)制進(jìn)行加減即可，但是隨著計(jì)數(shù)數(shù)目的增加，要將計(jì)數(shù)數(shù)目分解成十進(jìn)制并進(jìn)行譯碼顯示分變得越來(lái)越麻煩。因此為了減少譯碼顯示的麻煩，一般是將一個(gè)大的進(jìn)制數(shù)分解成數(shù)個(gè)十進(jìn)制以?xún)?nèi)的時(shí)制數(shù)，計(jì)數(shù)器串級(jí)連接。但隨著位數(shù)的增加，電路的接口增加因此本設(shè)計(jì)采用IF語(yǔ)句從低往高判斷是否有進(jìn)位，以采取相應(yīng)的操作，而且由于設(shè)計(jì)要求加減分均為10的倍數(shù)故而可以將個(gè)位一直設(shè)為0，這樣既減少了接口，又大大地簡(jiǎn)化了設(shè)計(jì)。2.2.4譯碼器顯示模塊YMQ圖2.5YMQ本譯碼器用于將搶答鑒別模塊搶答成功的組別和計(jì)時(shí)器的時(shí)間進(jìn)行顯示，AIN4[3..0]端輸入需顯示的二進(jìn)制數(shù)組，DOUT7[6..0]端輸出顯示在數(shù)碼管，顯示顯示范圍為0~9。第三節(jié)、搶答器的VHDL源程序2.3.1各模塊的VHDL源程序一、搶答鑒別模塊QDJB的VHDL源程序LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYQDJBIS

PORT(CLR:

INSTD_LOGIC;

A,B,C,D:

INSTD_LOGIC;

--4個(gè)組

A1,B1,C1,D1:

OUTSTD_LOGIC;

STATES:

OUTSTD_LOGIC_VECTOR(3DOWNTO0));

ENDENTITYQDJB;

ARCHITECTUREARTOFQDJBIS

signala_1,b_1,c_1,d_1:STD_LOGIC;

BEGIN

PROCESS(CLR,A,B,C,D)IS

BEGIN

IFCLR='1'THENSTATES<="0000";a_1<='0';b_1<='0';c_1<='0';d_1<='0';--清零

ELSIFa_1='1'orb_1='1'orc_1='1'ord_1='1'thennull;--鎖存，當(dāng)有一組選中時(shí)其他組再搶答沒(méi)作用ELSIFa='1'thena_1<='1';STATES<="0001";

ELSIFb='1'thenb_1<='1';STATES<="0010";

ELSIFc='1'thenc_1<='1';STATES<="0011";

ELSIFd='1'thend_1<='1';STATES<="0100";

ENDIF;

a1<=a_1;b1<=b_1;c1<=c_1;d1<=d_1;

ENDPROCESS;

ENDARCHITECTUREART;二、計(jì)時(shí)模塊JSQ的VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYJSQISPORT(CLR,LDN,EN,CLK:INSTD_LOGIC;TA,TB:INSTD_LOGIC;QA:OUTSTD_LOGIC_VECTOR(3DOWNTO0);QB:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYJSQ;ARCHITECTUREARTOFJSQISSIGNALDA:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDB:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(TA,TB,CLR)ISBEGINIFCLR='1'THENDA<="0000";DB<="0000";ELSEIFTA='1'THENDA<=DA+'1';ENDIF;IFTB='1'THENDB<=DB+'1';ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK)VARIABLETMPA:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLETMPB:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFCLR='1'THENTMPA:="0000";TMPB:="0110";ELSIFCLK'EVENTANDCLK='1'THENIFLDN='1'THENTMPA:=DA;TMPB:=DB;ELSIFEN='1'THENIFTMPA="0000"THENTMPA:="1001";IFTMPB="0000"THENTMPB:="0110";ELSETMPB:=TMPB-1;ENDIF;ELSETMPA:=TMPA-1;ENDIF;ENDIF;ENDIF;QA<=TMPA;QB<=TMPB;ENDPROCESS;ENDART;三、記分模塊JFQ的VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYJFQISPORT(RST:INSTD_LOGIC;ADD:INSTD_LOGIC;CHOS:INSTD_LOGIC_VECTOR(3DOWNTO0);AA2,AA1,AA0,BB2,BB1,BB0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CC2,CC1,CC0,DD2,DD1,DD0:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYJFQ;ARCHITECTUREARTOFJFQISBEGINPROCESS(RST,ADD,CHOS)VARIABLEPOINTS_A2,POINTS_A1:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_B2,POINTS_B1:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_C2,POINTS_C1:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_D2,POINTS_D1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIF(ADD'EVENTANDADD='1')THENIFRST='1'THENPOINTS_A2:="0001";POINTS_A1:="0000";POINTS_B2:="0001";POINTS_B1:="0000";POINTS_C2:="0001";POINTS_C1:="0000";POINTS_D2:="0001";POINTS_D1:="0000";ELSIFCHOS="0001"THENIFPOINTS_A1="1001"THENPOINTS_A1:="0000";IFPOINTS_A2="1001"THENPOINTS_A2:="0000";ELSEPOINTS_A2:=POINTS_A2+'1';ENDIF;ELSEPOINTS_A1:=POINTS_A1+'1';ENDIF;ELSIFCHOS="0010"THENIFPOINTS_B1="1001"THENPOINTS_B1:="0000";IFPOINTS_B2="1001"THENPOINTS_B2:="0000";ELSEPOINTS_B2:=POINTS_B2+'1';ENDIF;ELSEPOINTS_B1:=POINTS_B1+'1';ENDIF;ELSIFCHOS="0100"THENIFPOINTS_C1="1001"THENPOINTS_C1:="0000";IFPOINTS_C2="1001"THENPOINTS_C2:="0000";ELSEPOINTS_C2:=POINTS_C2+'1';ENDIF;ELSEPOINTS_C1:=POINTS_C1+'1';ENDIF;ELSIFCHOS="1000"THENIFPOINTS_D1="1001"THENPOINTS_D1:="0000";IFPOINTS_D2="1001"THENPOINTS_D2:="0000";ELSEPOINTS_D2:=POINTS_D2+'1';ENDIF;ELSEPOINTS_D1:=POINTS_D1+'1';ENDIF;ENDIF;ENDIF;AA2<=POINTS_A2;AA1<=POINTS_A1;AA0<="0000";BB2<=POINTS_B2;BB1<=POINTS_B1;BB0<="0000";CC2<=POINTS_C2;CC1<=POINTS_C1;CC0<="0000";DD2<=POINTS_D2;DD1<=POINTS_D1;DD0<="0000";ENDPROCESS;ENDART;四、譯碼器顯示模塊YMQ的VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYYMQISPORT(AIN4:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT7:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDYMQ;ARCHITECTUREARTOFYMQISBEGINPROCESS(AIN4)BEGINCASEAIN4ISWHEN"0000"=>DOUT7<="0111111"; --0WHEN"0001"=>DOUT7<="0000110"; --1WHEN"0010"=>DOUT7<="1011011"; --2WHEN"0011"=>DOUT7<="1001111"; --3WHEN"0100"=>DOUT7<="1100110"; --4WHEN"0101"=>DOUT7<="1101101"; --5WHEN"0110"=>DOUT7<="1111101"; --6WHEN"0111"=>DOUT7<="0000111"; --7WHEN"1000"=>DOUT7<="1111111"; --8WHEN"1001"=>DOUT7<="1101111"; --9WHENOTHERS=>DOUT7<="0000000";ENDCASE;ENDPROCESS;ENDART;五、頂層原理圖文件圖2.6頂層原理圖第三章、仿真波形第一節(jié)仿真波形3.1.1搶答鑒別模塊QDJB圖3.1搶答鑒別模塊QDJBCLR低電平有效，當(dāng)其為高電平時(shí)，輸出無(wú)效。當(dāng)其為低電平時(shí)，A，B，C，D哪一個(gè)為高電平則輸出哪個(gè)，對(duì)應(yīng)的LED燈亮。3.1.2計(jì)時(shí)模塊JSQ圖3.2計(jì)時(shí)模塊JSQCLR低電平有效，當(dāng)CLR為高電平時(shí)，電路不工作。當(dāng)CLR為低電平時(shí)開(kāi)始計(jì)時(shí)。如沒(méi)人搶答，時(shí)間到后發(fā)出提示音。如有人搶答，答題時(shí)間到后，發(fā)出提示音。輸入：QA個(gè)位，QB十位，輸出：TA個(gè)位，TB十位。3.1.3記分模塊JFQ圖3.3記分模塊JFQ初始分?jǐn)?shù)為100分，當(dāng)ADD經(jīng)過(guò)第一個(gè)上升沿時(shí)，CHOS【3】輸出高電平，則對(duì)應(yīng)的給D加上10分。3.1.4譯碼顯示模塊YMQ圖3.4譯碼顯示模塊YMQ顯示電路由LED共陰極譯碼器構(gòu)成。其十進(jìn)制數(shù)0~9對(duì)應(yīng)的二進(jìn)制表示和LED共陰極譯碼器輸出如表3-1所示。表3-1十進(jìn)制數(shù)字對(duì)應(yīng)的LED譯碼器表示十進(jìn)制二進(jìn)制LED共陰極譯碼器輸出000000111111100010000110200101011011300111001111401001100110501011101101601101111101701110000111810001111111910011101111第四章、附錄4.1結(jié)束語(yǔ)這次的EDA課程設(shè)計(jì)，熟練地掌握了EDA設(shè)計(jì)軟件的操作，之前學(xué)會(huì)了基本的課程設(shè)計(jì)以及編譯仿真的操作，這次的智能搶答器又讓我學(xué)到很多，但是其中也遇到了很多困難。這次實(shí)驗(yàn)不僅僅是驗(yàn)證性的，還要由自己來(lái)分析，思考，設(shè)計(jì)，測(cè)試和驗(yàn)證以及改正，所以這個(gè)期間我個(gè)人覺(jué)得還是有困難的。還好的是老師在課程設(shè)計(jì)之前給我們大家講了一下?lián)尨鹌鞯幕驹砗凸δ?，在理解了它的三個(gè)模塊鎖存器，編譯器和譯碼器各自的功能和應(yīng)用之后我們?cè)O(shè)計(jì)起來(lái)就事半功倍了，我們小組三個(gè)人，由我們共同來(lái)完成這個(gè)設(shè)計(jì)實(shí)驗(yàn)。實(shí)驗(yàn)過(guò)程中，我們遇到的最大的問(wèn)題就是在設(shè)計(jì)用VHDL語(yǔ)言編程的時(shí)候，總是不能完成硬件模塊的連接，編譯時(shí)總是有錯(cuò)誤，最后在老師的指導(dǎo)，將程序全部重新封裝，以及重新連接，最后通過(guò)了編譯。我們小組在實(shí)驗(yàn)室進(jìn)行實(shí)物操作時(shí)也沒(méi)有想象中的那么順利，我們重復(fù)操作了很多次，我們遇到以下問(wèn)題：開(kāi)始下載完成后，在搶答時(shí)，7段譯碼管顯示的數(shù)字是左右倒立的，對(duì)引腳進(jìn)行檢查也無(wú)錯(cuò)誤，連接也無(wú)錯(cuò)誤。通過(guò)分析，認(rèn)為是7段數(shù)碼管輸入A——G的接口與EPF10K10LC84-4芯片輸出端連接全部是反得才可能造成這樣的結(jié)果，可是檢查后依舊沒(méi)有錯(cuò)誤連接的問(wèn)題。最后決定重新下載程序，看是否是下載的程序下載因?yàn)楦蓴_造成了錯(cuò)誤，最后，實(shí)驗(yàn)結(jié)果證明這個(gè)問(wèn)題，確實(shí)是下載的程序有問(wèn)題。從而完成了硬件的調(diào)試。當(dāng)老師檢查時(shí)，對(duì)我們的仿真波形做出了糾錯(cuò)，也就是在波形仿真時(shí)要注意時(shí)間的間隔問(wèn)題，不能在主持人按下復(fù)位的同時(shí)進(jìn)行搶答，要注意仿真的實(shí)際性研究。在這個(gè)試驗(yàn)過(guò)程中，我體會(huì)到耐心很重要。團(tuán)隊(duì)合作給我的啟示太大了，只有我們隊(duì)友之間團(tuán)結(jié)一致，不斷地發(fā)現(xiàn)問(wèn)題，探索問(wèn)題，才能解決問(wèn)題。思維的碰撞才能得出結(jié)果。最后，這次設(shè)計(jì)讓我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，實(shí)踐