電氣工程師-專(zhuān)業(yè)基礎(chǔ)（發(fā)輸變電）-數(shù)字電子技術(shù)-3.4集成組合邏輯電路

電氣工程師-專(zhuān)業(yè)基礎(chǔ)（發(fā)輸變電）-數(shù)字電子技術(shù)-3.4集成組合邏輯電路[單選題]1.如圖3-4-1所示為雙4選1數(shù)據(jù)選擇器構(gòu)成的組合邏輯電路，輸入變量為A、B、C，輸出F1（A、B、C）（江南博哥），F(xiàn)2（A、B、C）的邏輯函數(shù)分別為()。[2017年真題]圖3-4-1A.∑m（1，2，4，7），∑m（3，5，6，7）B.∑m（1，2，4，7），∑m（1，3，6，7）C.∑m（1，2，4，7），∑m（4，5，6，7）D.∑m（1，2，3，7），∑m（3，5，6，7）正確答案：A參考解析：雙4選1數(shù)據(jù)選擇器是指在一塊芯片上有兩個(gè)4選1數(shù)據(jù)選擇器，表列F1和F2的真值表如圖3-4-2所示：圖3-4-2[單選題]2.要獲得32k×8的RAM，需要4k×4的RAM的片數(shù)為()。[2011年真題]A.8個(gè)B.16個(gè)C.32個(gè)D.64個(gè)正確答案：B參考解析：32k×8的RAM表示8位的隨機(jī)讀寫(xiě)存儲(chǔ)器，每片的可存儲(chǔ)的容量為32×1024×8B，4k×4的可存儲(chǔ)數(shù)據(jù)容量為4×1024×4B。因此擴(kuò)展時(shí)保證數(shù)據(jù)存儲(chǔ)的總?cè)萘看笮〔蛔?，求得需?k×4的RAM的片數(shù)為：n＝32×1024×8/（4×1024×4）＝16（片）。[單選題]3.要用256×4的RAM擴(kuò)展成4K×8RAM，需選用此種256×4RAM的片數(shù)為()。[2007年真題]A.8B.16C.32D.64正確答案：C參考解析：4K×8RAM表示8位的隨機(jī)讀寫(xiě)存儲(chǔ)器，每片的可存儲(chǔ)的容量為4×1024×8B；選用的256×4的可存儲(chǔ)數(shù)據(jù)容量為1024B。擴(kuò)展時(shí)保證數(shù)據(jù)存儲(chǔ)的總?cè)萘看笮〔蛔冇校?×4096＝1024×n。解得：n＝32。[單選題]4.一個(gè)具有13位地址輸入和8位I/O端的存儲(chǔ)器，其存儲(chǔ)容量為下列何值？()[2005年真題]A.8k×8B.13×8kC.13k×8D.64000位正確答案：A參考解析：13位地址存儲(chǔ)器能夠存儲(chǔ)的地址總?cè)萘渴?13＝23×210＝8k，每個(gè)I/O端口采集的數(shù)據(jù)都是8位的，故總的數(shù)據(jù)存儲(chǔ)容量為8k×8。[單選題]5.圖3-4-3電路的邏輯功能為()。[2016年真題]圖3-4-3A.四位二進(jìn)制加法器B.四位二進(jìn)制減法器C.四位二進(jìn)制加/減法器D.四位二進(jìn)制比較器正確答案：B參考解析：根據(jù)二進(jìn)制補(bǔ)碼的減法運(yùn)算，X－Y可以通過(guò)加法操作來(lái)完成，也就是說(shuō)，可以通過(guò)把Y的二進(jìn)制補(bǔ)碼加到X上來(lái)完成。Y的二進(jìn)制補(bǔ)碼等于Y′＋1，其中Y′等于Y的各個(gè)位取反。所以X－Y＝X＋（－Y）＝X＋（Y′＋1），減法器可以通過(guò)加法器來(lái)實(shí)現(xiàn)，題中邏輯關(guān)系即為加法器構(gòu)造減法器。圖中由四個(gè)全加器串聯(lián)電路組合的四位二級(jí)制減法器電路，將C置1，相當(dāng)于加數(shù)輸入端增加了一個(gè)非門(mén)。驗(yàn)算如下，設(shè)A＝0101，B＝0001，按加法電路計(jì)算：0101（A）＋1110（）＋1（C）＝（1）0100，進(jìn)位信號(hào)取非，結(jié)果為0100。校驗(yàn)直接相減運(yùn)算：0101（A）－0001（B）＝0100，結(jié)果相同。[單選題]6.如圖3-4-4所示，電路實(shí)現(xiàn)的邏輯功能是()。[2009年真題]圖3-4-4A.三變量異或B.三變量同或C.三變量與非D.三變量或非正確答案：A參考解析：根據(jù)與非門(mén)的邏輯關(guān)系式及狄·摩根定律，則：其中：，，，。真值表如表3-4-1：表3-4-1由真值表可見(jiàn)，當(dāng)三變量A、B、C中“1”的個(gè)數(shù)為奇數(shù)時(shí)，輸出為真。因此為三變量異或關(guān)系。[單選題]7.如圖3-4-5所示的電路，其功能是()。[2008年真題]圖3-4-5A.減法器B.加法器C.比較器D.譯碼器正確答案：C參考解析：由圖可得Y1、Y2、Y3的邏輯函數(shù)表達(dá)式為：，，，列真值表如圖3-4-6所示：圖3-4-6當(dāng)A＝B時(shí)，Y2輸出為1；當(dāng)A＞B時(shí)，Y1輸出為1；當(dāng)A＜B時(shí)，Y3輸出為1。因此，圖示電路是一個(gè)比較器。[單選題]8.邏輯電路如圖3-4-7所示，其邏輯功能的正確描述為下列哪項(xiàng)？()[2005年真題]圖3-4-7A.裁判功能，且A為主線(xiàn)B.三變量表決功能C.當(dāng)A＝1時(shí)，B或C為1，輸出為1D.C為1時(shí)，A或B為1，輸出為1正確答案：B參考解析：由圖3-4-7中列出邏輯函數(shù)表達(dá)式為：表3-4-2真值表寫(xiě)出邏輯函數(shù)對(duì)應(yīng)的真值表，如表3-4-2所示，可以看出當(dāng)三變量輸入A、B、C有2個(gè)及以上的變量為1時(shí)，輸出為1。因此電路實(shí)現(xiàn)的是三變量的多數(shù)表決器。[單選題]9.圖3-4-8電路中，當(dāng)開(kāi)關(guān)A、B、C均斷開(kāi)時(shí)，電路的邏輯功能為()。[2014年真題]圖3-4-8A.8進(jìn)制加法計(jì)數(shù)B.10進(jìn)制加法計(jì)數(shù)C.16進(jìn)制加法計(jì)數(shù)D.10進(jìn)制減法計(jì)數(shù)正確答案：C參考解析：JK觸發(fā)器的功能表（部分）如表3-4-3，波形圖如圖3-4-9。由圖可見(jiàn)，CP每16個(gè)下降沿，對(duì)應(yīng)Q3一個(gè)下降沿，因此為16進(jìn)制加法計(jì)數(shù)器。表3-4-3圖3-4-9[單選題]10.圖3-4-10電路中，當(dāng)開(kāi)關(guān)A、B、C分別閉合時(shí)，電路實(shí)現(xiàn)的邏輯功能分別為()。[2014年真題]圖3-4-10A.16、8、4進(jìn)制加法計(jì)數(shù)B.16、10、8進(jìn)制加法計(jì)數(shù)C.10、8、4進(jìn)制加法計(jì)數(shù)D.8、4、2進(jìn)制加法計(jì)數(shù)正確答案：D參考解析：JK觸發(fā)器的功能表（部分）如表3-4-4，波形圖如圖3-4-11。表3-4-4當(dāng)開(kāi)關(guān)C閉合時(shí)，Q1反轉(zhuǎn)CK觸發(fā)器即清零，由波形圖可知，CP每2個(gè)下降沿，Q1翻轉(zhuǎn)1次，為2進(jìn)制加法計(jì)數(shù)器；當(dāng)開(kāi)關(guān)B閉合時(shí)，Q2反轉(zhuǎn)CK觸發(fā)器即清零，由波形圖可知，CP每4個(gè)下降沿，Q2翻轉(zhuǎn)1次，為4進(jìn)制加法計(jì)數(shù)器；當(dāng)開(kāi)關(guān)A閉合時(shí)，Q3反轉(zhuǎn)CK觸發(fā)器即清零，由波形圖可知，CP每8個(gè)下降沿，Q3翻轉(zhuǎn)1次，為8進(jìn)制加法計(jì)數(shù)器。圖3-4-11[單選題]11.如圖3-4-12所示，優(yōu)先權(quán)編碼器74148有8條輸入線(xiàn)0～7，3條輸出線(xiàn)A0～A2。當(dāng)GS為0時(shí)編碼器輸出有效，E1為0時(shí)允許模塊工作。請(qǐng)問(wèn)當(dāng)輸入線(xiàn)6為0，其余輸入線(xiàn)為1時(shí)，則輸出A2、A1、A0的狀態(tài)分別為()。圖3-4-12A.0、1、0B.0、0、1C.1、1、0D.1、0、1正確答案：B參考解析：題中輸入線(xiàn)6為0，即要求編碼的十進(jìn)制數(shù)為6，它對(duì)應(yīng)的二進(jìn)制表達(dá)式為110。但74148輸出的是二進(jìn)制反碼，即為001，因此A2、A1、A0的狀態(tài)為0、0、1。[單選題]12.顯示譯碼器7447驅(qū)動(dòng)共陰極LED顯示器。當(dāng)7447的輸入端D、C、B、A為0、0、0、1時(shí)，LED顯示器顯示的數(shù)字應(yīng)為()。A.0B.1C.2D.3正確答案：B參考解析：譯碼器7447的真值表如下圖3-4-13所示：圖3-4-13從真值表可以看出，當(dāng)DCBA＝0001時(shí)顯示數(shù)字1。[單選題]13.PLA編程后的陣列圖如圖3-4-14所示，該函數(shù)實(shí)現(xiàn)的邏輯功能為()。圖3-4-14A.多數(shù)表決器B.乘法器C.減法器D.加法器正確答案：D參考解析：PLA陣列圖中，有圓點(diǎn)表示連接，沒(méi)有圓點(diǎn)表示不連接，圖的左半部分為AND邏輯與陣列，右半部分為OR邏輯或陣列，由此可寫(xiě)出陣列的邏輯表達(dá)式為：，真值表如圖3-4-15所示。圖3-4-15圖3-4-15中Y1為和位，Y2為進(jìn)位。由圖可知當(dāng)ABC為100、010、001、111時(shí)，Y1Y2輸出為01，當(dāng)ABC為110、011、101時(shí)，Y1Y2輸出為10，根據(jù)輸入輸出關(guān)系，可得邏輯函數(shù)表達(dá)式為Y1Y2＝A＋B＋C，其實(shí)現(xiàn)的邏輯功能為全加器。[單選題]14.關(guān)于可編程邏輯陣列PLA，下列