西安交通大學(xué)組成原理實驗四 指令譯碼器(硬連線控制器) 高君宇

PAGEPAGE3實驗四指令譯碼器(硬連線控制器)一．實驗?zāi)康?（1）理解指令譯碼器的作用和重要性。 （2）學(xué)習(xí)設(shè)計指令譯碼器。二．實驗原理指令譯碼器是計算機控制器中最重要的部分。所謂組合邏輯控制器就是指指令譯碼電路是由組合邏輯實現(xiàn)的。組合邏輯控制器又稱硬連線控制器，是早期設(shè)計計算機的一種方法。這種控制器中的控制信號直接由各種類型的邏輯門和觸發(fā)器等組合產(chǎn)生。這樣，一旦控制部件構(gòu)成后，除非重新設(shè)計和物理上對它重新連線，否則要想增加新的功能是不可能的。結(jié)構(gòu)上的這種缺陷使得硬連線控制器的設(shè)計和調(diào)試變得非常復(fù)雜而且代價很大。所以，硬連線控制器曾一度被微程序控制器所取代。但是隨著新一代機器及VLSI技術(shù)的發(fā)展，這種控制器又得到了重視，如RISC機廣泛使用這種控制器。1.組合邏輯控制器原理圖6-42組合邏輯控制器的結(jié)構(gòu)方框圖圖6-42是組合邏輯控制器的結(jié)構(gòu)方框圖。邏輯網(wǎng)絡(luò)的輸入信號來源有三個：（1）指令操作碼譯碼器的輸出In；（2）來自時序發(fā)生器的節(jié)拍電位信號Tk；（3）來自執(zhí)行部件的反饋信號Bj。邏輯網(wǎng)絡(luò)的輸出信號就是微操作控制信號，用來對執(zhí)行部件進行控制。顯然，組合邏輯控制器的基本原理，可描述為：某一微操作控制信號Cm是指令操作碼譯碼器的輸出In、時序信號（節(jié)拍電位信號Tk）和狀態(tài)條件信號Bj的邏輯函數(shù)。即Cm＝f(In，Tk，Bj)用這種方法設(shè)計控制器，需要根據(jù)每條指令的要求，讓節(jié)拍電位和時序脈沖有步驟地去控制機器的各有關(guān)部分，一步一步地執(zhí)行指令所規(guī)定的微操作，從而在一個指令周期內(nèi)完成一條指令所規(guī)定的全部操作。一般來說，組合邏輯控制器的設(shè)計步驟如下。（1）繪制指令流程圖為了確定指令執(zhí)行過程所需的基本步驟，通常是以指令為綱，按指令類型分類，將每條指令歸納成若干微操作，然后根據(jù)操作的先后次序畫出流程圖。（2）安排指令操作時間表指令流程圖的進一步具體化，把每一條指令的微操作序列分配到各個機器周期的各個時序節(jié)拍信號上。要求盡量多的安排公共操作，避免出現(xiàn)互斥。（3）安排微命令表以指令流程圖為依據(jù)，表示出在哪個機器周期的哪個節(jié)拍有哪些指令要求哪些微命令。（4）進行微操作邏輯綜合根據(jù)微操作時間表，將執(zhí)行某一微操作的所有條件（哪條指令、哪個機器周期、哪個節(jié)拍和脈沖等）都考慮在內(nèi)，加以分類組合，列出各微操作產(chǎn)生的邏輯表達式，并加以簡化。（5）實現(xiàn)電路根據(jù)上面所得邏輯表達式，用硬件電路模塊來實現(xiàn)。三．實驗要求1）實驗設(shè)計目標 本實驗要求根據(jù)實驗CPU中使用的指令系統(tǒng)設(shè)計指令譯碼器，本實驗指令譯碼器的設(shè)計相對比較簡單，節(jié)拍（t1、t2和t3）因素只在存儲器讀寫時需要對存儲器地址分時使用時需要考慮，這里暫不考慮節(jié)拍脈沖t，也就是說微操作控制信號只是指令操作碼In和Bj的函數(shù)： Cm=f（In，Bj） 式中的In主要代表指令操作碼IR[15..12]，還有輔助操作碼（如算術(shù)邏輯指令時的IR[2..0]，我們這里要求只考慮指令操作碼IR[15..12]。Bj代表進位標志C和結(jié)果為0標志Z。 要求產(chǎn)生的微操作控制信號如下： op_code控制ALU進行8種運算操作的3位編碼。 c_z_j_flag為1表示需要條件轉(zhuǎn)移。 lj_instruct為1表示本條指令是條“JMPADR”指令。 DRWr為1表示在t3的下降沿將本條指令的執(zhí)行結(jié)果寫入目的寄存器。 Mem_Write為1表示本條指令有存儲器寫操作，存儲器的地址是目的寄存器的內(nèi)容。 DW_intruct為1表示本條指令是雙字指令。 change_z為1表示本條指令可能改變z（結(jié)果為0）標志。 change_c為1表示本條指令可能改變c（進位）標志。 sel_memdata為1表示本條指令寫入目的寄存器的值來自讀存儲器。2）．頂層設(shè)計實體的引腳要求引腳要求的對應(yīng)關(guān)系如下：（1）指令I(lǐng)R[15..12]對應(yīng)實驗臺開關(guān)SD3—SD0 進位C對應(yīng)實驗臺開關(guān)SD4 結(jié)果為0標志Z對應(yīng)實驗臺開關(guān)SD5（2）控制信號對應(yīng)如下： op_code[2..0] 指示燈R2、R1、R0 c_z_j_flag 指示燈R3 lj_instruct 指示燈R4 DRWr 指示燈R5 Mem_Write 指示燈R6 DW_intruct 指示燈R7 change_z 指示燈R8 change_c 指示燈R9 sel_memdata 指示燈R103）實驗步驟（1）實驗臺設(shè)置成FPGA-CPU獨立調(diào)試模式REGSEL=0、CLKSEL=1、FDSEL=0。使用實驗臺上的單脈沖，即STEP_CLK短路子短接，短路子RUN_CLK斷開。（2）將設(shè)計在QuartusⅡ下輸入，編譯后下載到TEC-CA上的FPGA中。（3）撥動實驗臺上的開關(guān)SD5—SD0，改變IR[15..12]、進位標志C和結(jié)果為0標志Z，觀察指示燈R10-R0顯示的控制信號，并填寫表6-28和表6-29。四實驗報告要求 1）寫出完整的譯碼器的設(shè)計思路與方案（包括程序代碼的結(jié)構(gòu)分析及詳細的注釋）2）詳細記錄整個實驗過程（如，實踐過程中遇到問題是如何思考和解決的；相關(guān)的截圖）3）如果考慮輔助指令操作碼，指令譯碼器如何改進？4）如果加上PUSHSR、POPDR、CALLADDR和RET指令，指令譯碼器如何設(shè)計？PAGE－PAGE4－ -指令I(lǐng)R[15..12]OP[2..0]c_z_j_flaglj_instructDRWrMem_WriteDW_intructchange_zchange_csel_memdataADDDR,SR000000000100110INCDR000100100100110SUBDR,SR001001000100110DECDR001101100100110ANDDR,SR010010000100100ORDR,SR010110100100100NOTDR011011000100100MOVDR,SR110011100101001JMPADR100011101001000JNCADR100111110000000JNZADR101011110000000MVRDDR,DATA110011100101001LDRDR,SR110111100100001STRSR,DR111011100010000表6-28指令譯碼器實驗(C=0且Z=0)表6-29指令譯碼器實驗(C=0且Z=1或者C=1且Z=0或者C=1且Z=1)指令I(lǐng)R[15..12]OP[2..0]c_z_j_flaglj_instructDRWrMem_WriteDW_intructchange_zchange_csel_memdataADDDR,SR000000000100110INCDR000100100100110SUBDR,SR001001000100110DECDR001101100100110ANDDR,SR010010000100100ORDR,SR010110100100100NOTDR011011000100100MOVDR,S