第11章 EDA技術(shù)實(shí)驗(yàn)

第二篇實(shí)驗(yàn)部分

1.【實(shí)驗(yàn)?zāi)康摹縀DA技術(shù)實(shí)驗(yàn)的目的是為了進(jìn)一步鞏固EDA技術(shù)課程的基本理論，深化對(duì)所學(xué)課程理論知識(shí)的理解，使學(xué)生了解和掌握EDA技術(shù)中CPLD/FPGA的體系結(jié)構(gòu)、工作原理、功能和特點(diǎn)；掌握電子線路硬件描述語言（VHDL）；初步具備利用CPLD/FPGA芯片設(shè)計(jì)、開發(fā)、調(diào)試電子系統(tǒng)的能力；掌握和使用QuartusII開發(fā)系統(tǒng)進(jìn)行電子系統(tǒng)的設(shè)計(jì)、仿真、測(cè)試技術(shù)，培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)知識(shí)分析處理工程實(shí)際問題的能力，創(chuàng)造性思維能力、自學(xué)能力、實(shí)踐能力、工程實(shí)踐能力和科學(xué)嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。第二篇實(shí)驗(yàn)部分2.【實(shí)驗(yàn)報(bào)告的撰寫】實(shí)驗(yàn)報(bào)告是實(shí)驗(yàn)工作的全面總結(jié)和最終成果，要求實(shí)驗(yàn)報(bào)告能完整而真實(shí)的反映實(shí)驗(yàn)結(jié)果。撰寫實(shí)驗(yàn)報(bào)告要遵守一定規(guī)范和要求，即實(shí)驗(yàn)報(bào)告要書寫工整、語句通順、數(shù)據(jù)準(zhǔn)確并且圖表清晰，并能從實(shí)驗(yàn)過程的觀測(cè)中找出問題進(jìn)行分析和討論，發(fā)表自己的見解。報(bào)告的主要內(nèi)容第二篇實(shí)驗(yàn)部分

2.【實(shí)驗(yàn)報(bào)告的撰寫】(1)實(shí)驗(yàn)名稱。(2)實(shí)驗(yàn)?zāi)康摹?3)實(shí)驗(yàn)儀器名稱、型號(hào)。(4)實(shí)驗(yàn)內(nèi)容及簡(jiǎn)要設(shè)計(jì)(邏輯圖、VHDL語言程序、主要實(shí)驗(yàn)步驟以及仿真波形等)。（5）實(shí)驗(yàn)分析、體會(huì)和結(jié)論等。實(shí)驗(yàn)1簡(jiǎn)單邏輯電路的原理圖設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康?.學(xué)習(xí)并掌握QuartusII開發(fā)系統(tǒng)的基本操作。2.學(xué)習(xí)并掌握在QuartusII中原理圖設(shè)計(jì)電路的方法。3.掌握在QuartusII中設(shè)計(jì)簡(jiǎn)單邏輯電路與仿真的方法。4.掌握CPLD/FPGA的開發(fā)流程。5.掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用。二.實(shí)驗(yàn)要求1.預(yù)習(xí)教材中的相關(guān)內(nèi)容。2.閱讀并熟悉本次實(shí)驗(yàn)的內(nèi)容。3.用圖形輸入方式完成電路設(shè)計(jì)。4.分析功能仿真與時(shí)序仿真的差別。5.下載電路到EDA實(shí)驗(yàn)系統(tǒng)驗(yàn)證結(jié)果。實(shí)驗(yàn)1簡(jiǎn)單邏輯電路的原理圖設(shè)計(jì)（2）原理圖設(shè)計(jì)、編譯和仿真方法與步驟參看第2章第2節(jié)。（3）引腳分配圖11.12-4線譯碼器的邏輯線路圖三.實(shí)驗(yàn)任務(wù)1.設(shè)計(jì)一個(gè)2－4譯碼器并進(jìn)行仿真、下載驗(yàn)證。（1）2-4線譯碼器的邏輯線路圖，如圖11.1所示。實(shí)驗(yàn)1簡(jiǎn)單邏輯電路的原理圖設(shè)計(jì)2.設(shè)計(jì)一個(gè)BCD譯碼器，進(jìn)行仿真并下載測(cè)試。（1）BCD譯碼器電路原理圖如圖11.6所示。

圖11.6BCD譯碼器電路原理圖三.實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)1簡(jiǎn)單邏輯電路的原理圖設(shè)計(jì)（2）用圖形編輯方法完成電路的輸入,以及管腳命名等，具體步驟參看實(shí)驗(yàn)內(nèi)容1的2-4線譯碼器。7448輸入信號(hào)為BCD碼，輸出端為a、b、c、d、e、f、g共7線，連接共陰數(shù)碼管的a、b、c、d、e、f、g七段，另有3條控制線接VCC，RBON端為測(cè)試端。（3）電路仿真建立波形文件，加入節(jié)點(diǎn)，完成功能仿真，為了便于分析，將圖中單獨(dú)的端口進(jìn)行了合并，如圖11.7所示，圖中數(shù)據(jù)用16進(jìn)制顯示。時(shí)序仿真波形圖如圖11.8所示，圖中數(shù)據(jù)用2進(jìn)制顯示。三.實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)1簡(jiǎn)單邏輯電路的原理圖設(shè)計(jì)

圖11.7BCD譯碼器功能仿真波形圖三.實(shí)驗(yàn)任務(wù)（4）下載驗(yàn)證根據(jù)任務(wù)1的步驟進(jìn)行電路下載并進(jìn)行驗(yàn)證。五.實(shí)驗(yàn)報(bào)告1．總結(jié)用QuartusII軟件開發(fā)系統(tǒng)對(duì)邏輯電路進(jìn)行設(shè)計(jì)、仿真的操作步驟。2.分析實(shí)驗(yàn)任務(wù)1和任務(wù)2的基本原理，并畫出仿真波形。3．討論用CPLD/FPGA開發(fā)系統(tǒng)進(jìn)行邏輯電路設(shè)計(jì)的特點(diǎn)與優(yōu)越性。實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康?.進(jìn)一步學(xué)習(xí)并掌握QuartusII開發(fā)系統(tǒng)的基本操作。2.掌握利用QuartusII設(shè)計(jì)電路原理圖的方法。3.掌握在QuartusII中設(shè)計(jì)計(jì)數(shù)器電路與仿真的方法。4.掌握CPLD/FPGA的開發(fā)流程。5.掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用。二.實(shí)驗(yàn)要求1.預(yù)習(xí)教材中的相關(guān)內(nèi)容。2.閱讀并熟悉本次實(shí)驗(yàn)的內(nèi)容。3.用圖形輸入方式完成電路設(shè)計(jì)。4.分析功能仿真與時(shí)序仿真的差別。5.下載電路到EDA實(shí)驗(yàn)系統(tǒng)驗(yàn)證結(jié)果。實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)（2）用QuartusII軟件完成如圖11.9所示的電路，建立波形文件并進(jìn)行仿真。功能仿真波形如圖11.10所示。圖11.94進(jìn)制加法計(jì)數(shù)器三.實(shí)驗(yàn)任務(wù)1.用D觸發(fā)器設(shè)計(jì)一個(gè)4進(jìn)制加法計(jì)數(shù)器并進(jìn)行仿真、下載驗(yàn)證。（1）用D觸發(fā)器構(gòu)成的4進(jìn)制加法計(jì)數(shù)器如圖11.9所示。其中的7474是一個(gè)雙D觸發(fā)器。實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)（3）下載驗(yàn)證

對(duì)4進(jìn)制加法計(jì)數(shù)器進(jìn)行引腳分配再重新編譯，下載到EDA實(shí)驗(yàn)系統(tǒng)上進(jìn)行驗(yàn)證。圖11.104進(jìn)制加法計(jì)數(shù)器功能仿真波形圖

實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)

2.設(shè)計(jì)一個(gè)有時(shí)鐘使能的2位10計(jì)數(shù)器(1)設(shè)計(jì)電路原理圖74390是一個(gè)雙十進(jìn)制計(jì)數(shù)器，是頻率計(jì)的核心元件之一，10進(jìn)制頻率計(jì)數(shù)器是一個(gè)含有時(shí)鐘使能及進(jìn)位擴(kuò)展輸出的十進(jìn)制計(jì)數(shù)器，為此用74390和其他一些輔助元件來完成。電路原理圖如圖11.11所示，圖中74390連接成兩個(gè)獨(dú)立的十進(jìn)制計(jì)數(shù)器，待測(cè)頻率信號(hào)clk通過一個(gè)與門進(jìn)入74390的計(jì)數(shù)器的時(shí)鐘輸入端1CLKA，與門的另一端由計(jì)數(shù)使能信號(hào)enb控制：當(dāng)enb=‘1’時(shí)允許計(jì)數(shù)；enb=‘0’時(shí)禁止計(jì)數(shù)。計(jì)數(shù)器1實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)

的4位輸出q[3]、q[2]、q[1]和q[0]并成總線表達(dá)方式即q[3..0]，由圖11.11中的OUTPUT輸出端口向外輸出計(jì)數(shù)值，同時(shí)由一個(gè)4輸入與門和兩個(gè)反相器構(gòu)成進(jìn)位信號(hào)進(jìn)入第二個(gè)計(jì)數(shù)器的時(shí)鐘輸入端2CLKA。第二個(gè)計(jì)數(shù)器的4位計(jì)數(shù)輸出是q[7]、q[6]、q[5]和q[4]，總線輸出信號(hào)是q[7..4]。這兩個(gè)計(jì)數(shù)器的總的進(jìn)位信號(hào)，即可用于擴(kuò)展輸出的進(jìn)位信號(hào)由一個(gè)6輸入與門和兩個(gè)反相器產(chǎn)生，由cout輸出，clr是計(jì)數(shù)器的清零信號(hào)。實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)圖11.11帶有時(shí)鐘使能的2位10進(jìn)制計(jì)數(shù)器實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)（2）電路仿真電路仿真波形如圖11.12所示，當(dāng)clk輸入時(shí)鐘信號(hào)時(shí)，clr高電平時(shí)清零，當(dāng)enb為高電平時(shí)允許計(jì)數(shù)，當(dāng)?shù)?位計(jì)數(shù)器計(jì)數(shù)到9時(shí)，向高4位計(jì)數(shù)器進(jìn)位。通過分析發(fā)現(xiàn)電路功能完全符合設(shè)計(jì)要求。圖11.12帶有時(shí)鐘使能的2位10進(jìn)制計(jì)數(shù)器功能仿真波形圖實(shí)驗(yàn)2計(jì)數(shù)器的原理圖設(shè)計(jì)四.實(shí)驗(yàn)報(bào)告1．總結(jié)用QuartusII軟件開發(fā)系統(tǒng)對(duì)邏輯電路進(jìn)行設(shè)計(jì)、仿真的操作步驟。2.分析實(shí)驗(yàn)任務(wù)1和任務(wù)2的基本原理，并畫出仿真波形，寫出下載后輸入輸出的實(shí)驗(yàn)現(xiàn)象。3．討論用計(jì)數(shù)器電路設(shè)計(jì)的特點(diǎn)。實(shí)驗(yàn)3多路選擇器與編碼器的VHDL設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康?．掌握硬件描述語言描述多路選擇器的方法。2.掌握硬件描述語言描述編碼器的方法3．學(xué)會(huì)使用VHDL進(jìn)行簡(jiǎn)單的邏輯電路設(shè)計(jì)。4.掌握用QuartusII進(jìn)行文本輸入法進(jìn)行電路設(shè)計(jì)、編譯和仿真方法。二.實(shí)驗(yàn)要求1.預(yù)習(xí)多路選擇器的相關(guān)內(nèi)容。2.用VHDL方式完成電路設(shè)計(jì)。3.完成功能仿真與時(shí)序仿真。4.下載電路到EDA實(shí)驗(yàn)系統(tǒng)驗(yàn)證結(jié)果。實(shí)驗(yàn)3多路選擇器與編碼器的VHDL設(shè)計(jì)三.實(shí)驗(yàn)任務(wù)1.設(shè)計(jì)一個(gè)4選1多路選擇器用VHDL設(shè)計(jì)的4選1多路選擇器中，當(dāng)控制端S=0時(shí)多路選擇器有效，S=1時(shí)禁止工作，輸出封鎖為低電平。d0,d1,d2,d3分別為四個(gè)數(shù)據(jù)輸入端的端口名，a0,a1為通道選擇控制信號(hào)輸入端的端口名，y為輸出端的端口名。（1）4選1多路選擇器的VHDL程序entitymux4_1isport(d0,d1,d2,d3:inbit;a0,a1,s:inbit;y:outbit);end;architectureoneofmux4_1issignala:bit_vector(1downto0);--接下頁實(shí)驗(yàn)3多路選擇器與編碼器的VHDL設(shè)計(jì)Begin--接上頁process(a0,a1)begina<=a1&a0;if(s='0')thencaseaiswhen"00"=>y<=d0;when"01"=>y<=d1;when"10"=>y<=d2;when"11"=>y<=d3;endcase;elsey<='0';endif;endprocess;end;實(shí)驗(yàn)3多路選擇器與編碼器的VHDL設(shè)計(jì)（2）根據(jù)編寫的VHDL程序并在QuartusII軟件中進(jìn)行輸入、編譯和仿真。其功能仿真波形如圖11.13所示，通過波形分析符合4選1多路選擇器的要求。

圖11.134選1多路選擇器的功能仿真波形實(shí)驗(yàn)3多路選擇器與編碼器的VHDL設(shè)計(jì)（3）下載驗(yàn)證分配引腳并重新編譯，打開EDA實(shí)驗(yàn)系統(tǒng)的總電源、將4選1多路選擇器下載到EDA實(shí)驗(yàn)系統(tǒng)，在輸入端口輸入相應(yīng)信號(hào)，觀察輸出端口進(jìn)行驗(yàn)證。2.設(shè)計(jì)一個(gè)8-3線優(yōu)先編碼器設(shè)8-3線優(yōu)先編碼器中，a[7..0]為8位輸入端，y[2..0]為3位二進(jìn)制編碼輸出端。（1）8-3線優(yōu)先編碼器的VHDL程序?qū)嶒?yàn)3多路選擇器與編碼器的VHDL設(shè)計(jì)libraryieee;---8-3線優(yōu)先編碼器useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityyouxian8_3isport(a:instd_logic_vector(7downto0);y:outstd_logic_vector(2downto0));end;architecturestrofyouxian8_3isBeginy<="111"whena="10000000"else"110"whena="01000000"else"101"whena="00100000"else"100"whena="00010000"else"011"whena="00001000"else"010"whena="00000100"else"001"whena="00000010"else"000"whena="00000001"else"000";end;實(shí)驗(yàn)3多路選擇器與編碼器的VHDL設(shè)計(jì)（2）根據(jù)編寫的VHDL程序并在QuartusII軟件中進(jìn)行輸入、編譯和仿真。其功能仿真波形如圖11.14所示，通過波形分析符合8-3線優(yōu)先編碼器的要求。圖11.148-3線優(yōu)先編碼器功能仿真波形圖（3）下載驗(yàn)證分配引腳并重新編譯，打開EDA實(shí)驗(yàn)系統(tǒng)的總電源、將8-3線優(yōu)先編碼器下載到EDA實(shí)驗(yàn)系統(tǒng)，在輸入端口輸入相應(yīng)信號(hào)，觀察輸出端口進(jìn)行驗(yàn)證。實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康?．掌握VHDL描述同步與異步計(jì)數(shù)器的方法。2.學(xué)習(xí)使用VHDL進(jìn)行時(shí)序邏輯電路的設(shè)計(jì)。3.掌握用QuartusII進(jìn)行文本輸入法進(jìn)行電路設(shè)計(jì)、編譯和仿真方法。4.掌握用QuartusII進(jìn)行層次型電路設(shè)計(jì)的方法。5.學(xué)習(xí)利用真值表編寫VHDL程序。學(xué)習(xí)使用RTL工具觀察電路圖。三.實(shí)驗(yàn)要求1.預(yù)習(xí)同步與異步計(jì)數(shù)器的相關(guān)內(nèi)容。2.用VHDL方式完成計(jì)數(shù)器電路設(shè)計(jì)。3.完成計(jì)數(shù)器電路的仿真。4.下載電路到EDA實(shí)驗(yàn)系統(tǒng)驗(yàn)證結(jié)果。實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)三.實(shí)驗(yàn)任務(wù)1.同步4位二進(jìn)制計(jì)數(shù)器的VHDL設(shè)計(jì)（1）實(shí)驗(yàn)原理計(jì)數(shù)器的邏輯功能用來記憶時(shí)鐘脈沖的具體個(gè)數(shù)，通常計(jì)數(shù)器能記憶時(shí)鐘的最大數(shù)目M稱為計(jì)數(shù)器的模，即計(jì)數(shù)器的范圍是0~（M-1）或（M-1）~0?；驹硎菍讉€(gè)觸發(fā)器按照一定的順序連接起來，然后根據(jù)觸發(fā)器的組合狀態(tài)按照一定的計(jì)數(shù)規(guī)律隨著時(shí)鐘脈沖的變化記憶時(shí)鐘脈沖的個(gè)數(shù)。按照計(jì)數(shù)器實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)

各個(gè)觸發(fā)器的時(shí)鐘是否同步分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。表11.1是同步4位二進(jìn)制計(jì)數(shù)器的真值表：表11.1同步4位二進(jìn)制計(jì)數(shù)器的真值表實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)（2）同步4位二進(jìn)制計(jì)數(shù)器VHDL程序同步4位二進(jìn)制計(jì)數(shù)器的電路符號(hào)如圖11.15所示。其中，clk為時(shí)鐘信號(hào)輸入端，s為預(yù)置初值使能端，高電平有效，r為清零端，高電平有效，en為計(jì)數(shù)使能端，高電平有效，d[3..0]為預(yù)置計(jì)數(shù)器初值，q[3..0]為計(jì)數(shù)輸出端，co為進(jìn)位信號(hào)輸出端，當(dāng)計(jì)數(shù)器計(jì)數(shù)滿16產(chǎn)生一個(gè)進(jìn)位位。圖11.15同步4位二進(jìn)制計(jì)數(shù)器的電路符號(hào)實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)同步4位二進(jìn)制計(jì)數(shù)器VHDL程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitya4isport(clk,r,s,en:instd_logic;d:instd_logic_vector(3downto0);co:outstd_logic;q:bufferstd_logic_vector(3downto0));end;architectureoneofa4isbeginprocess(clk,r)begin實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)ifr='1'thenq<=(others=>'0');elsifclk'eventandclk='1'thenifs='1'thenq<=d;

elsifen='1'thenq<=q+1;elseq<=q;endif;endif;endprocess;co<='1'whenq="1111"anden='1'else'0';end;實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)圖11.16同步4位二進(jìn)制計(jì)數(shù)器的電路仿真波形圖（3）同步4位二進(jìn)制計(jì)數(shù)器的電路仿真波形圖如11.16所示。RTL電路如圖11.17所示。根據(jù)波形圖可知，該同步計(jì)數(shù)器符合設(shè)計(jì)要求。實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)圖11.17同步4位二進(jìn)制計(jì)數(shù)器的RTL電路

實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)（4）下載驗(yàn)證分配引腳并重新編譯，打開EDA實(shí)驗(yàn)系統(tǒng)的總電源、將同步4位二進(jìn)制計(jì)數(shù)器下載到EDA實(shí)驗(yàn)系統(tǒng)，在輸入端口輸入相應(yīng)信號(hào)，觀察輸出端口進(jìn)行驗(yàn)證。2.異步4位二進(jìn)制計(jì)數(shù)器的VHDL設(shè)計(jì)（1）實(shí)驗(yàn)原理構(gòu)成計(jì)數(shù)器的低位計(jì)數(shù)器觸發(fā)器的輸出作為相鄰計(jì)數(shù)觸發(fā)器的時(shí)鐘，這樣逐步串行連接起來的一類計(jì)數(shù)器稱為異步計(jì)數(shù)器。時(shí)鐘信號(hào)的這種連接方法稱為行波計(jì)數(shù)。這種異步計(jì)數(shù)器的計(jì)數(shù)延遲增加影響它的應(yīng)用范圍。下面是一個(gè)異步計(jì)數(shù)器的設(shè)計(jì)方法。實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)

（2）利用VHDL語言設(shè)計(jì)一個(gè)異步4位二進(jìn)制計(jì)數(shù)器異步計(jì)數(shù)器的電路符號(hào)如圖11.17所示。其中，clk為時(shí)鐘信號(hào)輸入端，rst為復(fù)位端，q[3..0]為計(jì)數(shù)輸入端。圖11.17異步計(jì)數(shù)器的電路符號(hào)實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)①異步4位二進(jìn)制計(jì)數(shù)器中的D觸發(fā)器的VHDL描述libraryieee;useieee.std_logic_1164.all;entityyb1isport(clk:instd_logic;rst:instd_logic;d:instd_logic;q:outstd_logic;qn:outstd_logic);end;architectureoneofyb1isbeginprocess(clk,rst)beginifrst='0'thenq<='0';qn<='1';

實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)elsifclk'eventandclk='1'thenq<=d;qn<=notd;endif;endprocess;end;②異步4位二進(jìn)制計(jì)數(shù)器的頂層VHDL描述libraryieee;useieee.std_logic_1164.all;entityyb1_1isport(clk:instd_logic;rst:instd_logic;q:outstd_logic_vector(3downto0));end;實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)architectureoneofyb1_1is

componentyb1port(clk:instd_logic;rst:instd_logic;d:instd_logic;q:outstd_logic;qn:outstd_logic);endcomponent;signalq_temp:std_logic_vector(4downto0);beginq_temp(0)<=clk;ll:foriin0to3generateyb_dffx:yb1portmap(q_temp(i),rst,q_temp(i+1),q(i),q_temp(i+1));endgeneratell;end;實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)（3）實(shí)驗(yàn)步驟由于本實(shí)驗(yàn)涉及到層次性電路的設(shè)計(jì)，其操作步驟應(yīng)先將底層的D觸發(fā)器進(jìn)行仿真并將其打包入庫，然后在對(duì)頂層VHDL程序進(jìn)行仿真，具體操作步驟可參看第6章的6.1節(jié)。（4）異步4位二進(jìn)制計(jì)數(shù)器的仿真波形如圖11.18所示，其RTL電路如圖11.19所示。分析仿真波形可知，計(jì)數(shù)器符合設(shè)計(jì)要求。再看RTL電路中的4個(gè)D觸發(fā)器按照逐步串行連接起來的方法實(shí)現(xiàn)，將低位計(jì)數(shù)器觸發(fā)器的輸出作為相鄰計(jì)數(shù)觸發(fā)器的時(shí)鐘，實(shí)現(xiàn)了異步計(jì)數(shù)功能。實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)

圖11.18異步4位二進(jìn)制計(jì)數(shù)器的仿真波形圖

圖11.194位二進(jìn)制計(jì)數(shù)器的RTL電路實(shí)驗(yàn)4計(jì)數(shù)器的VHDL設(shè)計(jì)（5）下載驗(yàn)證分配引腳并重新編譯，打開EDA實(shí)驗(yàn)系統(tǒng)的總電源、將異步4位二進(jìn)制計(jì)數(shù)器下載到EDA實(shí)驗(yàn)系統(tǒng)，在輸入端口輸入相應(yīng)信號(hào)，觀察輸出端口進(jìn)行驗(yàn)證。四、實(shí)驗(yàn)報(bào)告及總結(jié)1、根據(jù)實(shí)驗(yàn)的內(nèi)容，寫出實(shí)驗(yàn)方案。2、分析實(shí)驗(yàn)原理。3、畫出仿真波形圖和RTL電路圖，比較RTL電路的不同點(diǎn)。4、總結(jié)異步4位二進(jìn)制計(jì)數(shù)器電路設(shè)計(jì)的方法。實(shí)驗(yàn)5寄存器的VHDL設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康?．掌握VHDL描述移位寄存器的方法。2.學(xué)習(xí)時(shí)序邏輯電路的VHDL設(shè)計(jì)方法。3.掌握用QuartusII進(jìn)行文本輸入法進(jìn)行電路設(shè)計(jì)、編譯和仿真方法。二.實(shí)驗(yàn)要求1.預(yù)習(xí)寄存器的相關(guān)內(nèi)容。2.用VHDL方式完成移位寄存器電路的設(shè)計(jì)。3.完成移位寄存器電路的仿真。4.下載電路到EDA實(shí)驗(yàn)系統(tǒng)驗(yàn)證結(jié)果。實(shí)驗(yàn)5寄存器的VHDL設(shè)計(jì)三.實(shí)驗(yàn)任務(wù)1.8位右移寄存器的VHDL設(shè)計(jì)（1）實(shí)驗(yàn)原理在8位右移寄存器中，設(shè)CLK為移位時(shí)鐘信號(hào)，DIN為8位預(yù)置寄存器初值端口，LOAD為8位預(yù)置數(shù)據(jù)使能端，QB是串行輸出端口。當(dāng)CLK的上升沿到來時(shí)進(jìn)程被啟動(dòng)，如果這時(shí)預(yù)置使能LOAD為高電平，則將輸入端口的8位二進(jìn)制數(shù)并行置入移位寄存器中，作為串行右移輸出基數(shù)，如果預(yù)置LOAD為低電平，則執(zhí)行語句：REG8(6DOWNTO0):=REG8(7DOWNTO1)，完成并行預(yù)置輸入的數(shù)據(jù)向右串行輸出。實(shí)驗(yàn)5寄存器的VHDL設(shè)計(jì)（2）8位右移寄存器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFRTIS--8位右移寄存器PORT(CLK，LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFRT;ARCHITECTUREbehavOFSHFRTISBEGINPROCESS(CLK,LOAD)VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THEN--裝載新數(shù)據(jù)實(shí)驗(yàn)5寄存器的VHDL設(shè)計(jì)REG8:=DIN;ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);ENDIF;ENDIF;QB<=REG8(0);ENDPROCESS;--輸出最低位ENDbehav;圖11.208位右移寄存器仿真波形圖實(shí)驗(yàn)5寄存器的VHDL設(shè)計(jì)2.雙向移位寄存器的VHDL設(shè)計(jì)（1）實(shí)驗(yàn)原理移位寄存器里面存儲(chǔ)的二進(jìn)制數(shù)據(jù)能夠在時(shí)鐘信號(hào)的控制下依次左移或者右移。移位寄存器按照不同的分類方法可以分為不同的類型，按照移位寄存器的移位方向進(jìn)行分類，可以分為左移移位寄存器、右移移位寄存器和雙向移位寄存器。（2）實(shí)驗(yàn)內(nèi)容利用VHDL語言設(shè)計(jì)一個(gè)雙向移位寄存器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;實(shí)驗(yàn)5寄存器的VHDL設(shè)計(jì)entityshifterisport(data:instd_logic_vector(7downto0);sl_in,sr_in,reset,clk:instd_logic;mode:instd_logic_vector(1downto0);qout:bufferstd_logic_vector(7downto0));end;architecturestrofshifterissignalq0,q1:std_logic;Beginprocess(clk)beginif(clk'eventandclk='1')thenifreset='1'thenqout<=(others=>'0');elsecasemodeis實(shí)驗(yàn)5寄存器的VHDL設(shè)計(jì)when"01"=>qout<=sr_in&qout(7downto1);--右移when"10"=>qout<=qout(6downto0)&sl_in;--左移when"11"=>qout<=data;--置數(shù)whenothers=>null;endcase;endif;endif;endprocess;end;

圖11.21雙向移位寄存器仿真波形圖實(shí)驗(yàn)6二進(jìn)制全加器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?/p>

1．學(xué)習(xí)組合電路的設(shè)計(jì)方法。2．掌握1位二進(jìn)制全加器和4位二進(jìn)制全加器的原理。3．掌握VHDL語言和原理圖方式混合設(shè)計(jì)1位二進(jìn)制全加器。4．掌握模塊化電路設(shè)計(jì)方法。二.實(shí)驗(yàn)要求1.預(yù)習(xí)加法器的相關(guān)知識(shí)。2.用VHDL方式完成底層程序設(shè)計(jì)。3.全加器頂層電路采用VHDL和原理圖方法分別實(shí)現(xiàn)并仿真。4.用VHDL完成程序設(shè)計(jì)。5.完成二進(jìn)制加法器的仿真。6.下載電路到EDA實(shí)驗(yàn)系統(tǒng)驗(yàn)證結(jié)果。實(shí)驗(yàn)6二進(jìn)制全加器設(shè)計(jì)三.實(shí)驗(yàn)任務(wù)1．設(shè)計(jì)一個(gè)1位二進(jìn)制的全加器1位二進(jìn)制的全加器要求用一個(gè)或門和兩個(gè)半加器構(gòu)成，二進(jìn)制的全加器原理圖如圖11.22所示；利用VHDL設(shè)計(jì)一個(gè)1位二進(jìn)制的半加器和2輸入或門并進(jìn)行仿真、打包成一個(gè)元件；用VHDL語言和原理圖方式分別設(shè)計(jì)1位二進(jìn)制全加器，下載程序進(jìn)行驗(yàn)證。（1）實(shí)驗(yàn)原理首先用VHDL設(shè)計(jì)一個(gè)半加器和一個(gè)或門電路，半加器真值表見表11.2所示。實(shí)驗(yàn)6二進(jìn)制全加器設(shè)計(jì)半加器中的a,b為二進(jìn)制加數(shù)和被加數(shù)，so是和數(shù)，co是進(jìn)位位。然后按照?qǐng)D11.22設(shè)計(jì)原理圖構(gòu)成全加器并用VHDL描述該原理圖。表11.2半加器真值表實(shí)驗(yàn)6二進(jìn)制全加器設(shè)計(jì)（2）設(shè)計(jì)上述實(shí)驗(yàn)任務(wù)1中的VHDL程序和原理圖，完成電路的編譯、仿真和下載。

圖11.22二進(jìn)制的全加器頂層電路原理圖實(shí)驗(yàn)6二進(jìn)制全加器設(shè)計(jì)2.（選作）設(shè)計(jì)一個(gè)四位二進(jìn)制全加器。注：加數(shù)與被加數(shù)均為4位二進(jìn)制數(shù)。用VHDL編寫程序?qū)崿F(xiàn)四位二進(jìn)制全加器或?qū)⑸鲜龅?位二進(jìn)制全加器進(jìn)行元件打包，利用打包后的模塊設(shè)計(jì)一個(gè)4位全加器。完成設(shè)計(jì)后編譯、仿真和下載電路進(jìn)行結(jié)果驗(yàn)證。四、實(shí)驗(yàn)報(bào)告及總結(jié)1、根據(jù)實(shí)驗(yàn)的內(nèi)容，寫出實(shí)驗(yàn)方案。2、分析實(shí)驗(yàn)原理。3、寫出VHDL程序，畫出仿真波形圖和RTL電路圖。4、總結(jié)加法器電路設(shè)計(jì)的方法。實(shí)驗(yàn)716進(jìn)制計(jì)數(shù)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?/p>

1．掌握時(shí)序電路的設(shè)計(jì)方法。2．掌握帶有復(fù)位和和時(shí)鐘使能的16進(jìn)制計(jì)數(shù)器的原理。3．掌握計(jì)數(shù)器的設(shè)計(jì)方法。4．學(xué)習(xí)VHDL語言設(shè)計(jì)較復(fù)雜的電路方法。5.掌握通用計(jì)數(shù)器的設(shè)計(jì)方法。二.實(shí)驗(yàn)要求1.預(yù)習(xí)計(jì)數(shù)器的相關(guān)知識(shí)。2.用VHDL方式完成程序設(shè)計(jì)。3.設(shè)計(jì)一個(gè)帶異步復(fù)位和同步時(shí)鐘使能的16進(jìn)制加法和減法計(jì)數(shù)器并分別仿真和下載。4.自己動(dòng)手編寫程序。實(shí)驗(yàn)716進(jìn)制計(jì)數(shù)器設(shè)計(jì)三．實(shí)驗(yàn)任務(wù)和原理

所謂同步或異步計(jì)數(shù)器都是相對(duì)于時(shí)鐘信號(hào)而言的,不依賴于時(shí)鐘而有效的信號(hào)稱為異步信號(hào),否則稱為同步信號(hào)。本實(shí)驗(yàn)要設(shè)計(jì)一個(gè)帶有異步復(fù)位和同步時(shí)鐘使能的16進(jìn)制加法計(jì)數(shù)器和減法計(jì)數(shù)器。1.設(shè)計(jì)一個(gè)帶有異步復(fù)位和同步時(shí)鐘使能的16進(jìn)制加法計(jì)數(shù)器。利用VHDL語言設(shè)計(jì)一個(gè)帶有復(fù)位和和時(shí)鐘使能的16進(jìn)制計(jì)數(shù)器。設(shè)CLK為時(shí)鐘使能信號(hào)，RST為復(fù)位信號(hào)，EN為計(jì)數(shù)器使能信號(hào)，COUT為計(jì)數(shù)輸出端，C為計(jì)數(shù)滿16后產(chǎn)生一個(gè)進(jìn)位輸出。實(shí)驗(yàn)716進(jìn)制計(jì)數(shù)器設(shè)計(jì)2.設(shè)計(jì)一個(gè)帶有異步復(fù)位和同步時(shí)鐘使能的16進(jìn)制減法計(jì)數(shù)器。利用VHDL語言設(shè)計(jì)一個(gè)帶有復(fù)位和和時(shí)鐘使能的16進(jìn)制減法計(jì)數(shù)器。四、實(shí)驗(yàn)報(bào)告及總結(jié)

1、根據(jù)實(shí)驗(yàn)的內(nèi)容，寫出設(shè)計(jì)方案。2、分析計(jì)數(shù)器實(shí)驗(yàn)原理。3、寫出VHDL程序畫出仿真波形圖。4、總結(jié)帶有復(fù)位和和時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器電路設(shè)計(jì)的方法。實(shí)驗(yàn)8計(jì)數(shù)譯碼顯示電路設(shè)計(jì)

一.實(shí)驗(yàn)?zāi)康?/p>

1.掌握模塊電路的設(shè)計(jì)方法。2.學(xué)習(xí)掌握7段數(shù)碼顯示譯碼器設(shè)計(jì)的原理。3.掌握VHDL語言方式設(shè)計(jì)7段數(shù)碼顯示譯碼器。4.掌握靜態(tài)顯示電路設(shè)計(jì)方法。二.實(shí)驗(yàn)要求1.預(yù)習(xí)計(jì)數(shù)器、譯碼器和數(shù)碼管顯示的相關(guān)知識(shí)。2.用VHDL方式完成BCD-7段顯示譯碼器設(shè)計(jì)。3.利用實(shí)驗(yàn)7中的16進(jìn)制加法和減法計(jì)數(shù)器模塊與7段譯碼顯示電路模塊連接，將計(jì)數(shù)器的計(jì)數(shù)值用7段數(shù)碼管顯示出來。4.自己動(dòng)手編寫VHDL程序并完成頂層電路設(shè)計(jì)。5.完成電路編譯、仿真和下載，進(jìn)行結(jié)果驗(yàn)證。實(shí)驗(yàn)8計(jì)數(shù)譯碼顯示電路設(shè)計(jì)

三．實(shí)驗(yàn)任務(wù)和原理

1．設(shè)計(jì)一個(gè)靜態(tài)七段譯碼顯示電路BCD-7段顯示譯碼器是代碼轉(zhuǎn)換器中的一種。在電子系統(tǒng)和各種數(shù)字測(cè)量?jī)x表中，都需要將數(shù)字量直觀地顯示出來，因此數(shù)字顯示電路是許多數(shù)字設(shè)備不可缺少的一部分。數(shù)字顯示電路的譯碼器是將BCD碼或者其他碼轉(zhuǎn)換如7段顯示的編碼碼，用十進(jìn)制數(shù)進(jìn)行顯示。表11.3是一種顯示十六進(jìn)制的BCD-7段顯示譯碼器真值表。實(shí)驗(yàn)8計(jì)數(shù)譯碼顯示電路設(shè)計(jì)

表11.3BCD-7段顯示譯碼器真值表實(shí)驗(yàn)8計(jì)數(shù)譯碼顯示電路設(shè)計(jì)

2.設(shè)計(jì)一個(gè)計(jì)數(shù)譯碼顯示電路計(jì)數(shù)譯碼顯示電路用實(shí)驗(yàn)7中的16進(jìn)制計(jì)數(shù)模塊和本實(shí)驗(yàn)的7段譯碼顯示模塊實(shí)現(xiàn)，如圖11.24所示，編寫完成該電路的VHDL語言程序，進(jìn)行編譯、仿真和電路下載。

圖11.24計(jì)數(shù)譯碼顯示電路實(shí)驗(yàn)8計(jì)數(shù)譯碼顯示電路設(shè)計(jì)

四、實(shí)驗(yàn)報(bào)告及總結(jié)

1、根據(jù)實(shí)驗(yàn)的內(nèi)容，寫出設(shè)計(jì)方案。2、分析計(jì)數(shù)譯碼顯示電路原理。3、寫出VHDL程序畫出仿真波形圖。4、總結(jié)計(jì)數(shù)譯碼顯示電路的設(shè)計(jì)方法。實(shí)驗(yàn)98位數(shù)碼動(dòng)態(tài)掃描顯示電路設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康?/p>

1.掌握模塊電路的設(shè)計(jì)方法。2.學(xué)習(xí)掌握8位數(shù)碼管動(dòng)態(tài)掃描顯示電路的原理。3.掌握VHDL語言設(shè)計(jì)8位數(shù)碼管動(dòng)態(tài)掃描顯示電路。二.實(shí)驗(yàn)要求1.預(yù)習(xí)動(dòng)態(tài)掃描、譯碼器和數(shù)碼管顯示的相關(guān)知識(shí)。2.用VHDL方式完成8位數(shù)碼管動(dòng)態(tài)掃描顯示電路。3.完成電路編譯、仿真和下載，進(jìn)行結(jié)果驗(yàn)證。實(shí)驗(yàn)98位數(shù)碼動(dòng)態(tài)掃描顯示電路設(shè)計(jì)三．實(shí)驗(yàn)任務(wù)和原理

設(shè)計(jì)一個(gè)8位數(shù)碼管動(dòng)態(tài)掃描顯示電路，可在數(shù)碼管上顯示0～F的任何數(shù)據(jù)。如圖11.25所示的電路中，將所有數(shù)碼管的8個(gè)段線相應(yīng)地并接在一起，并接到CPLD/FPGA的一組端口控制字段輸出。而各位數(shù)碼管的共陰極由CPLD/FPGA的另一組端口控制B1-B8來實(shí)現(xiàn)8位數(shù)碼管的位輸出控制。這樣，對(duì)于一組數(shù)碼管動(dòng)態(tài)掃描顯示需要由兩組信號(hào)來控制：一組是字段輸出口輸出的字形代碼，用來控制顯示的字形，稱為段碼；另一組是位輸出口輸出的控制信號(hào)，用來選擇第幾位數(shù)碼管工作，稱為位碼。實(shí)驗(yàn)98位數(shù)碼動(dòng)態(tài)掃描顯示電路設(shè)計(jì)由于各位數(shù)碼管的段線并聯(lián)，段碼的輸出對(duì)各位數(shù)碼管來說都是相同的。因此，在同一時(shí)刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，8位數(shù)碼管將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應(yīng)的字符，就必須采用掃描顯示方式。即在某一時(shí)刻，只讓某一位的位選線處于導(dǎo)通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)。同時(shí)，段線上輸出相應(yīng)位要顯示字符的字型碼。這樣在同一時(shí)刻，只有選通的那一位顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符。雖然這些字符是在不同時(shí)刻出現(xiàn)的，而且同一時(shí)刻，只有一位顯示，其它各位熄滅，但由于實(shí)驗(yàn)98位數(shù)碼動(dòng)態(tài)掃描顯示電路設(shè)計(jì)數(shù)碼管具有余輝特性和人眼有視覺暫留現(xiàn)象，只要每位數(shù)碼管顯示間隔足夠短，給人眼的視覺印象就會(huì)是連續(xù)穩(wěn)定地顯示。圖11.25所示的是8位數(shù)碼掃描顯示電路，其中每個(gè)數(shù)碼管的8個(gè)段：h、g、f、e、d、c、b、a都分別連在一起，8個(gè)數(shù)碼管分別由8個(gè)選通信號(hào)B1、B2、…B8來選擇。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。當(dāng)在連續(xù)的時(shí)鐘CLK信號(hào)的作用下，數(shù)碼管將動(dòng)態(tài)顯示數(shù)據(jù)。圖11.258位數(shù)碼掃描顯示電路實(shí)驗(yàn)98位數(shù)碼動(dòng)態(tài)掃描顯示電路設(shè)計(jì)四、實(shí)驗(yàn)報(bào)告及總結(jié)

1．根據(jù)實(shí)驗(yàn)的內(nèi)容，寫出設(shè)計(jì)方案。2．分析動(dòng)態(tài)掃描顯示電路原理。3．寫出VHDL程序并畫出仿真波形圖。4．觀察并記錄實(shí)驗(yàn)現(xiàn)象。5.總結(jié)動(dòng)態(tài)顯示電路的設(shè)計(jì)方法。實(shí)驗(yàn)10簡(jiǎn)單狀態(tài)機(jī)設(shè)計(jì)一.實(shí)驗(yàn)?zāi)康?.掌握狀態(tài)機(jī)的原理。2.掌握簡(jiǎn)單狀態(tài)機(jī)的VHDL設(shè)計(jì)方法。二.實(shí)驗(yàn)要求1.預(yù)習(xí)狀態(tài)機(jī)的相關(guān)知識(shí)。2.用VHDL描述狀態(tài)機(jī)方式完成一位二進(jìn)制比較器設(shè)計(jì)。3.完成電路編譯、仿真和下載，進(jìn)行結(jié)果驗(yàn)證。實(shí)驗(yàn)10簡(jiǎn)單狀態(tài)機(jī)設(shè)計(jì)實(shí)驗(yàn)10簡(jiǎn)單狀態(tài)機(jī)設(shè)計(jì)三．實(shí)驗(yàn)任務(wù)和原理

采用狀態(tài)機(jī)方