電子設(shè)計自動化智慧樹知到課后章節(jié)答案2023年下濱州學(xué)院

電子設(shè)計自動化智慧樹知到課后章節(jié)答案2023年下濱州學(xué)院濱州學(xué)院

第一章測試

請指出AlteraCyclone系列中的EP1C6Q240C8這個器件是屬于（）

A:ROMB:CPLDC:GALD:FPGA

答案:FPGA

下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的（）

A:CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件

B:早期的CPLD是從FPGA的結(jié)構(gòu)擴展而來

C:CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱

D:在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)

答案:在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)

下面哪個是FPGA的可編程結(jié)構(gòu)（）

A:或陣列可編程B:查找表（LUT）C:與陣列可編程D:與或陣列可編程

答案:查找表（LUT）

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP是指（）

A:互聯(lián)網(wǎng)協(xié)議B:都不是C:網(wǎng)絡(luò)地址D:知識產(chǎn)權(quán)

答案:知識產(chǎn)權(quán)

下列哪個是硬件描述語言的英文縮寫（）

A:ASICB:EDAC:HDLD:ISP

答案:HDL

第二章測試

VHDL語言中用于存放用戶設(shè)計和定義的一些設(shè)計單元和程序包的工作庫是（）

A:WORK庫B:STD庫C:IEEE庫D:VITAL庫

答案:WORK庫

在VHDL標(biāo)識符命名規(guī)則中，以（）開頭的標(biāo)識符是正確的。

A:下劃線B:數(shù)字C:字母或數(shù)字D:字母

答案:字母

不符合VHDL標(biāo)準(zhǔn)的標(biāo)識符是（）

A:a2b2B:ad12C:%50D:a_b1

答案:%50

對于信號和變量，哪一個是不正確的（）

A:信號的賦值符號是<=B:變量的賦值符號是<=C:變量的關(guān)鍵詞是VARIABLED:信號的關(guān)鍵詞是SIGNAL

答案:變量的賦值符號是<=

VHDL程序中，實體描述（）

A:器件外部特性B:器件的綜合約束C:器件外部特性與內(nèi)部功能D:器件的內(nèi)部功能

答案:器件外部特性

第三章測試

必須在庫和程序包中提前聲明才能使用的數(shù)據(jù)類型是（）

A:INTEGERB:STD_LOGICC:BIT_VECTORD:BIT

答案:STD_LOGIC

關(guān)于VHDL數(shù)據(jù)類型，正確的是（）

A:用戶可以定義任何類型的數(shù)據(jù)B:前面三個答案都是錯誤的C:用戶可以定義子類型D:用戶不能定義子類型

答案:用戶可以定義子類型

使用STD_LOGIG_1164中的數(shù)據(jù)類型時（）

A:必須在實體中聲明B:必須在庫和包集合中聲明C:可以直接調(diào)用D:必須在結(jié)構(gòu)體中聲明

答案:必須在庫和包集合中聲明

STD_LOGIC數(shù)據(jù)類型中定義的強未知字符是（）

A:XB:xC:ZD:z

答案:X

VHDL數(shù)據(jù)類型轉(zhuǎn)換函數(shù)用于實現(xiàn)VHDL中各種數(shù)據(jù)類型互相轉(zhuǎn)換。（）

A:錯B:對

答案:對

第四章測試

CASE語句最末一個條件句中的選擇必須是“WHENOTHERS=>"NULL"。（）

A:錯B:對

答案:錯

完整的條件語句，可以實現(xiàn)（）的設(shè)計。

A:時序電路B:組合電路C:三態(tài)控制電路D:雙向控制電路

答案:組合電路

在VHDL中，IF語句是（）語句。

A:任何B:順序C:順序和并行D:并行

答案:順序

下列哪個不是賦值語句的構(gòu)成（）

A:賦值符號B:元件C:賦值目標(biāo)D:賦值源

答案:元件

在VHDL中，用以下哪個語句表示clock的上升沿（）

A:clock’EVENTANDclock=‘1’B:clock’EVENTC:clock’EVENTANDclock=‘0’D:clock=‘0’

答案:clock’EVENTANDclock=‘1’

第五章測試

在QuartusⅡ中，工作文件夾不允許建在根目錄內(nèi)或桌面上。（）

A:對B:錯

答案:對

利用QuartusⅡ只能進行時序仿真。（）

A:對B:錯

答案:錯

QuartusII是（）

A:EDA工具軟件B:硬件描述語言C:高級語言D:綜合軟件

答案:EDA工具軟件

基于EDA的FPGA設(shè)計流程，下面哪個是正確的（）。

A:設(shè)計輸入→功能仿真→適配→編程下載→綜合→硬件測試B:設(shè)計輸入→功能仿真→綜合→編程下載→適配→硬件測試C:設(shè)計輸入→功能仿真→綜合→適配→編程下載→硬件測試D:設(shè)計輸入→適配→綜合→功能仿真→編程下載→硬件測試

答案:設(shè)計輸入→功能仿真→綜合→適配→編程下載→硬件測試

VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息

Error:expectedchoicesincasestatement其錯誤原因是（）。

A:沒有將CASE語句中表達式的所有取值都列舉出來B:錯將設(shè)計文件的后綴寫成.tdf，而非.vhd。C:設(shè)計文件的文件名與實體名不一致。D:程序中缺少關(guān)鍵詞。

答案:沒有將CASE語句中表達式的所有取值都列舉出來

第六章測試

下列哪一個語句不屬于并行語句？（）

A:進程語句B:元件例化語句C:生成語句D:CASE語句

答案:CASE語句

下列哪些語句屬于并行信號賦值語句（）

A:選擇信號賦值語句B:簡單信號賦值語句C:條件信號賦值語句D:元件例化語句

答案:選擇信號賦值語句;簡單信號賦值語句;條件信號賦值語句

VHDL運算符優(yōu)先級的說法不正確的是（）。

A:NOT的優(yōu)先級最高B:AND和NOT屬于同一個優(yōu)先級C:除了NOT之外的其他六種邏輯操作符優(yōu)先級最低D:加括號可以改變運算優(yōu)先級

答案:AND和NOT屬于同一個優(yōu)先級

下列哪個操作符是將位矢向左移，右邊跟進的位補零？（）

A:SRLB:SRAC:SLAD:SLL

答案:SLL

VHDL語言的運算操作包括了邏輯運算符、關(guān)系運算符、乘法運算符等，它們?nèi)叩膬?yōu)先級是相同的。（）

A:錯B:對

答案:錯

第七章測試

關(guān)于進程中的信號賦值語句，說法不正確的是（）

A:所有的賦值語句都必須在一個延時內(nèi)完成B:信號的賦值需要有一個延時C:當(dāng)進程中同一信號有多個賦值源時，執(zhí)行最前面的語句。D:當(dāng)進程中同一信號有多個賦值源時，執(zhí)行最接近ENDPROCESS的語句

答案:當(dāng)進程中同一信號有多個賦值源時，執(zhí)行最前面的語句。

VHDL中用于仿真建模的延時模型有（）

A:輸出延時B:仿真延時C:固有延時D:傳輸延時

答案:固有延時;傳輸延時

用INOUT端口模式設(shè)計雙向端口也必須考慮三態(tài)的使用。（）

A:錯B:對

答案:對

信號和變量在結(jié)構(gòu)體中的定義位置一樣。（）

A:對B:錯

答案:錯

仿真δ，是仿真軟件的最小分辨時間。（）

A:錯B:對

答案:對

第八章測試

狀態(tài)機編碼方式中，占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)的編碼方式是（）

A:順序編碼B:格雷碼編碼C:狀態(tài)位直接輸出型編碼D:一位熱碼編碼

答案:一位熱碼編碼

從狀態(tài)表達方式上分，用VHDL設(shè)計的狀態(tài)機可以分為哪幾種不同形式（）

A:確定狀態(tài)編碼的狀態(tài)機B:Mealy型C:Moore型D:符號化狀態(tài)機

答案:確定狀態(tài)編碼的狀態(tài)機;符號化狀態(tài)機

與Mealy型狀態(tài)機相比，Moore型狀態(tài)機的輸出變化要延遲一個周期。（）

A:錯B:對

答案:對

順序編碼使用的觸發(fā)器數(shù)量最少，但剩余的非法狀態(tài)較多，容錯技術(shù)較復(fù)雜。（）

A:對B:錯

答案:錯

VHDL主控時序進程是指負(fù)責(zé)狀態(tài)機運轉(zhuǎn)和在時鐘驅(qū)動下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進程。（）

A:對B:錯

答案:對

第九章測試

VHDL子程序的兩種類型是（）

A:過程B:程序包C:函數(shù)D:進程

答案:過程;函數(shù)

VHDL子程序中，過程和函數(shù)的調(diào)用方式一樣。（