一種新型的數(shù)字信號處理方法

一種新型的數(shù)字信號處理方法

1基于fpga的數(shù)字濾波器的實現(xiàn)菲爾曼濾波和迪爾曼濾波是當前數(shù)字處理器中最常用的兩種濾波，其中菲爾曼濾波具有精確的線性相位特性，因此獲得了廣泛的應(yīng)用。隨著可編程器件的飛速發(fā)展,特別是大容量、高速度的FPGA的出現(xiàn)以及功能靈活強大的開發(fā)方法相繼推出,使得各類數(shù)字濾波器的設(shè)計和實現(xiàn)過程更為簡單方便。DSPBuilder是Altera公司推出的一個面向可編程器件的DSP(數(shù)字信號處理)功能開發(fā)工具,它將Matlab的Simulink工具箱和FPGA的開發(fā)軟件QuartusII組合鏈接,為用戶提供了一個從軟件到硬件的、方便快捷的DSP開發(fā)平臺。目前,基于FPGA的各類數(shù)字濾波器的設(shè)計與實現(xiàn)是現(xiàn)代DSP開發(fā)技術(shù)的熱點之一。簡化開發(fā)過程、縮短開發(fā)周期、降低開發(fā)成本的各類DSP開發(fā)工具更是受到不少設(shè)計者的青睞。在此背景下,本文利用DSP開發(fā)工具DSPBuilder,設(shè)計了一種基于FPGA的系數(shù)可調(diào)型FIR數(shù)字濾波器。該濾波器可以在不改變電路結(jié)構(gòu)的情況下,通過數(shù)字設(shè)定方式實時調(diào)整濾波系數(shù),以獲得不同的濾波特性適應(yīng)不同的濾波要求。2基于fpgar的n階fir濾波器基本FIR濾波器的數(shù)學(xué)表達式如下所示:y(n)=x(n)*h(n)=∑k=0L?1x(k)h(n?k)=∑k=0L?1h(k)x(n?k)其中x(n)為輸入Z采樣序列,h(n)為濾波器系數(shù),y(n)為濾波器的輸出序列,L為濾波器的階數(shù)。圖1是一個典型的直接型N階FIR濾波器的結(jié)構(gòu)圖。FIR濾波器的設(shè)計任務(wù)是尋求一組合理的h(k)序列的取值,使其頻率響應(yīng)H(ejw)能滿足設(shè)計要求的頻域指標,所以圖1中的序列取值h(0)～h(N-1)決定了該濾波器的性質(zhì)。當h(n)固定時,FIR濾波器的濾波功能只能針對某一特定頻段,如果能在應(yīng)用過程中實時修改FIR濾波器的h系數(shù),就能根據(jù)不同的應(yīng)用場合調(diào)整濾波器的性質(zhì),使濾波性能具有更廣泛的適應(yīng)性。3系數(shù)調(diào)整了fir濾波的設(shè)計和模擬3.1系數(shù)自適應(yīng)菲爾伯茨濾波器的設(shè)計3.1.1濾波系數(shù)調(diào)整器系數(shù)自適應(yīng)調(diào)節(jié)FIR濾波器的原理是利用濾波器的實際輸出信號和期望信號的差值構(gòu)成反饋調(diào)節(jié)系統(tǒng),在線實時更新濾波系數(shù)h,使濾波器的輸出逐漸逼近于設(shè)計要求。系數(shù)自適應(yīng)調(diào)節(jié)FIR濾波器的原理結(jié)構(gòu)如圖2所示。圖2中x(k)是濾波器的輸入信號,d(k)是設(shè)定的期望信號,y(k)是濾波器的輸出信號,e(k)是誤差信號。系數(shù)調(diào)整器的功能是通過某種控制算法來尋找最優(yōu)的h序列值,從而獲得最佳濾波效果。設(shè)在某個給定時刻k的輸入信號向量為:x(k)=[x(k)x(k?1)?x(k?N+1)]T其中N為濾波器的階數(shù),則輸出y(k)的估計值是:y(k)=∑j=0N?1hj(k)x(k?j)若采用最小二乘(RLS,RecursiveLeast-Square)算法進行自適應(yīng)控制,濾波系數(shù)h(k)=[h0(k),h1(k),…,hN-1(k)]T的最佳值應(yīng)使下列累計平方誤差性能函數(shù)為最小,即ξ(k)=∑i=0kλk?ie2(i)=∑i=0kλk?i[d(i)?xT(i)h(k)]2最小。其中參數(shù)λ為指數(shù)加權(quán)因子,其值應(yīng)選擇在0?λ≤1范圍內(nèi)。將ξ(k)相對于h(k)求導(dǎo),并使其值等于零:?ξ(k)?h(k)=?2∑i=0kλk?ix(i)[d(i)?xT(i)h(k)]=0可得到最優(yōu)系數(shù)向量h(k)的表達式為:h(k)=[∑i=0kλk?ix(i)xT(i)]?1∑i=0kλk?ix(i)d(i)3.1.2基于hdl的濾波系數(shù)自適應(yīng)調(diào)節(jié)濾波器在DSPBuilder平臺上開發(fā)FIR濾波器的方法是在Matlab的Simulink中建立一個MDL模型文件,即根據(jù)所設(shè)計FIR濾波器的結(jié)構(gòu)調(diào)用AlteraDSPBuilder和其他Simulink庫中的圖形模塊,構(gòu)成設(shè)計框圖文件。以四階系數(shù)自適應(yīng)調(diào)節(jié)FIR濾波器為例,其MDL模型文件可以如圖3所示。其中,HDLSubSystem是根據(jù)RLS控制算法采用硬件描述語言編寫的濾波系數(shù)自適應(yīng)調(diào)整模塊,輸入為誤差信號e(n),輸出為每個調(diào)整周期產(chǎn)生的四階濾波系數(shù)h0～h3。整個MDL模型可在Matlab平臺上仿真驗證,并可點擊DSPBuilder中如圖3所示的圖標SignalCompiler,將電路結(jié)構(gòu)轉(zhuǎn)換編譯成相應(yīng)的硬件描述語言形式。通過Altera的FPGA開發(fā)平臺QuartesII下載后,即實現(xiàn)以FPGA為載體的系數(shù)自適應(yīng)調(diào)節(jié)FIR濾波器。在具體應(yīng)用中,用戶可根據(jù)不同的濾波要求設(shè)定期望信號d(n),HDLSubSystem模塊能夠根據(jù)誤差信號e(n)不斷修改濾波系數(shù),使輸出y(k)逐漸達到設(shè)定要求。但是,自適應(yīng)控制由于收斂問題使濾波系數(shù)調(diào)整需要一定的時間,且影響控制參數(shù)整定的因素也比較復(fù)雜。若采用濾波系數(shù)直接設(shè)定方案,可減少電路調(diào)整系數(shù)的控制時間,使電路結(jié)構(gòu)更簡單、直觀。3.2系數(shù)1直接調(diào)整fir濾波的設(shè)計3.2.1n纖維濾數(shù)的讀取系數(shù)直接調(diào)整型FIR濾波器的原理是利用FPGA中的存儲資源存放已知的有限種濾波參數(shù)h,構(gòu)成系數(shù)查找表模塊。查找表的數(shù)據(jù)結(jié)構(gòu)為m×n維,m是可供選擇的濾波特性數(shù),n是濾波器的階數(shù)。應(yīng)用時根據(jù)不同的濾波要求改變查表變量,使濾波特性實時切換。3.2.2系數(shù)選擇模塊設(shè)計仍以四階FIR濾波器為例設(shè)計具有低通、高通、帶通和全通四種濾波特性的系數(shù)直接調(diào)整型濾波器。各濾波器的具體濾波系數(shù)h按如下設(shè)計要求選擇:第1組低通濾波,截止頻率為9.6kHz;第2組高通濾波,截止頻率為1kHz;第3組帶通濾波,截止頻率為10～20kHz;第4組全通濾波,表示取消濾波功能,輸出信號與輸入信號頻率相同。系數(shù)選擇信號采用二進制編碼d輸入,作為系數(shù)選擇模塊的查表地址。為了使電路原理直觀易讀,本設(shè)計利用DSPBuilder的4個查找表模塊LUT1～4分別存放各階濾波系數(shù)h1～h4,每個查找表中有四種參數(shù)(低通、高通、帶通和全通)可供選擇,所以查表地址d的寬度為兩位二進制碼。本例設(shè)計的系數(shù)直接調(diào)整型FIR濾波器模型如圖4所示。圖4中的器件Add1是為了仿真需要增加的并行加法模塊,以便將兩個不同頻率的信號Xin1、Xin2疊加混頻成濾波器的輸入信號wave-noise。圖4各查找表中的h系數(shù)值可利用Matlab的FDATool(FilterDesign&AnalysisTool)工具箱生成,并進行相應(yīng)的量化和整數(shù)化處理。表1是對應(yīng)設(shè)計要求處理的四組四階h濾波系數(shù)值,每行系數(shù)對應(yīng)一種濾波特性,每列存放在圖4的一個查找表中。當可供選擇的濾波特性數(shù)m增加時,查表地址寬度x相應(yīng)增加,x滿足2x≥m。在本設(shè)計中,各階系數(shù)查找表中地址相同的單元存放的是同一種類型濾波器的h系數(shù)。如當d輸入查表地址(10)2,時,選擇第3組h系數(shù)值:-88,30,30,-88,濾波器實現(xiàn)帶通濾波特性。3.2.3微織構(gòu)成像設(shè)計及仿真如果電路模型在Matlab平臺上仿真,可點擊“Simulation/Simulationparameters”菜單項,修改仿真參數(shù),選擇濾波特性。本例仿真時,Xin1輸入由Matlab的信號發(fā)生器模塊Sinewave產(chǎn)生的低頻信號,Xin2輸入由線性調(diào)頻信號發(fā)生器Chripsignal產(chǎn)生的高頻信號,兩者疊加構(gòu)成多諧信號輸入系數(shù)直接調(diào)整型濾波器。當選擇濾波特性的查找表地址d改變時,本設(shè)計電路模型的四種濾波特性算法仿真結(jié)果如圖5所示,各圖分別顯示了Xin1、Xin2、濾波器輸入wave-noise和經(jīng)濾波處理后的輸出信號out的波形。圖5(a)是截止頻率為9.6kHz的低通濾波器仿真波形。輸入信號Xin1是幅值為10、頻率為10Hz的正弦信號,Xin2是幅值為0.5、頻率為10～20kHz的線性調(diào)頻信號,濾波后的輸出信號out與Xin1相似,Xin2的高頻信號基本上被濾除。圖5(b)是截止頻率為1kHz的高通濾波器仿真波形,Xin1輸入幅值為2的階梯信號,Xin2仍為10～20kHz的線性調(diào)頻信號,濾波后的輸出波形out主要為輸入信號中的高頻成分,Xin1的低頻基波成分幾乎完全被抑制。圖5(c)是截止頻率為10kHz～20kHz的帶通濾波器仿真波形,Xin1輸入幅值為1、頻率為10Hz的階梯波,Xin2輸入幅值為1、頻率為15kHz的正弦信號,濾波后的輸出波形out主要含帶通范圍內(nèi)的15kHz頻率信號,Xin1的低頻成分被抑制。由于本例設(shè)計的濾波器階數(shù)較低,帶通濾波效果略差,輸出信號中還含有低頻分量。如果提高濾波器階數(shù),將使帶通濾波效果有所改善。圖5(d)為全通濾波仿真波形,輸入信號Xin1、Xin2的參數(shù)設(shè)置與低通濾波器仿真時相同。濾波器的輸出out與輸入wave-nois基本一致。仿真結(jié)果表明,采用查找表方法實現(xiàn)的系數(shù)直接調(diào)整型FIR濾波器能夠根據(jù)編碼選擇實時改變?yōu)V波系數(shù),從而在不改變電路結(jié)構(gòu)的情況下實現(xiàn)不同的數(shù)字濾波特性。上述Simulink中進行的仿真屬于算法級(系統(tǒng)級)的仿真,針對算法的實現(xiàn),而由DSPBuilder生成的VHDL代碼則是RTL級的,針對的是具體硬件結(jié)構(gòu),故而需要對生成的VHDL代碼進行RTL級功能仿真。Modelsim是Mentor公司推出的一款專用的Veri-log/VHDL混合仿真器,可利用該仿真器對濾波模塊進行功能仿真,部分仿真波形如圖6所示。圖6(a)為選擇低通濾波器(查找表地址為(00)2)時的仿真波形圖,圖6(b)為選擇高通濾波器(查找表地址(01)2)時的仿真波形圖。兩個濾波器的輸入信號相同,都為幅值5,頻率10Hz的低頻正弦信號,經(jīng)濾波后可看出,圖6(a)輸出信號與輸入相似,低頻信號基本通過濾波器,而圖6(b)輸出信號則有較大的衰減,低頻信號得到很大的抑制。仿真結(jié)果表明,由DSPBuilder生成的VHDL濾波器代碼基本滿足設(shè)計需求。3.2.4fpga接口設(shè)計在DSPBuilder環(huán)境中選擇SignalCompiler功能,可將圖4中的系數(shù)直接調(diào)整型FIR濾波器MDL模型文件(去除信號混頻加法器)編譯成相應(yīng)的硬件描述語言文件,編譯后的模塊可在FPGA開發(fā)平臺QuartusII打開,如圖7所示。本例設(shè)計的系數(shù)直接調(diào)整型FIR濾波器模塊sadfir4有三個輸入端和一個輸出端,除時鐘信號clock外,x為8位寬度的輸入信號端,f為2位查找表地址輸入端,y為8位寬度的數(shù)字濾波信號輸出端。在QuartusII的工程項目中直接調(diào)用該濾波器模塊,并通過的綜合、適配、時序分析,即形成FPGA的下載配置文件*.SOF。應(yīng)用時改變查表輸入f的狀態(tài),就可實現(xiàn)不同的濾波功能。3基于控制算法實現(xiàn)的系數(shù)自適應(yīng)調(diào)整fir濾波器的仿真分析系數(shù)可調(diào)整FIR濾波器在不改變電路結(jié)構(gòu)的情況下,通過自適應(yīng)調(diào)整或直接設(shè)定調(diào)整方式實時在線修改濾波系數(shù),可獲得不同的濾波特性適應(yīng)不同的濾波環(huán)境,比目前單一功能的FIR濾波器具有更好的適用性。利用控制算法實現(xiàn)