(1.4.1)-3.1VHDL語(yǔ)言概述EDA技術(shù)

第3章EDA技術(shù)設(shè)計(jì)與應(yīng)用精講3.1VHDL語(yǔ)言概述內(nèi)容提要常用硬件描述語(yǔ)言簡(jiǎn)介；VHDL的優(yōu)點(diǎn)；VHDL程序設(shè)計(jì)學(xué)習(xí)指南；VHDL程序設(shè)計(jì)約定。一、常用硬件描述語(yǔ)言簡(jiǎn)介硬件描述語(yǔ)言VHDLVerilogABEL--起源于美國(guó)國(guó)防部的VHSIC--起源于集成電路的設(shè)計(jì)--來(lái)源于可編程邏輯器件的設(shè)計(jì)1．邏輯描述層次硬件描述語(yǔ)言行為級(jí)RTL級(jí)門電路級(jí)VHDL--是一種高級(jí)描述語(yǔ)言，最適于描述電路的行為Verilog和ABEL--是一種較低級(jí)的描述語(yǔ)言,最適于描述門級(jí)電路2．設(shè)計(jì)要求用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者所做的工作較少；用Verilog語(yǔ)言和ABEL語(yǔ)言進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)需了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者需做大量的工作。3．綜合過(guò)程源程序門電路級(jí)VHDL源程序綜合:行為級(jí)RTL級(jí)門電路級(jí)Verilog和ABEL源程序綜合：RTL級(jí)門電路級(jí)4．對(duì)綜合器的要求VHDL描述語(yǔ)言層次較高，不易控制底層電路，因而對(duì)綜合器的性能要求較高；Verilog語(yǔ)言和ABEL語(yǔ)言對(duì)綜合器的性能要求較低。5．支持的EDA工具支持VHDL和Verilog的EDA工具很多，但支持ABEL的綜合器僅僅DATAIO一家。6．國(guó)際化程度VHDL和Verilog已成為IEEE標(biāo)準(zhǔn)；ABEL正朝國(guó)際化標(biāo)準(zhǔn)努力。VHDLVerilogHDLABEL邏輯描述層次適用于行為級(jí)和RTL級(jí)的描述，最適于描述電路的行為適用于RTL級(jí)和門電路級(jí)的描述，最適于描述門級(jí)電路適用于RTL級(jí)和門電路級(jí)的描述，最適于描述門級(jí)電路設(shè)計(jì)要求可以不了解電路的結(jié)構(gòu)細(xì)節(jié)需了解電路的結(jié)構(gòu)細(xì)節(jié)需了解電路的結(jié)構(gòu)細(xì)節(jié)綜合過(guò)程通常要經(jīng)過(guò)行為級(jí)→RTL級(jí)→門電路級(jí)的轉(zhuǎn)化通常需經(jīng)過(guò)RTL級(jí)→門電路級(jí)的轉(zhuǎn)化通常需經(jīng)過(guò)RTL級(jí)→門電路級(jí)的轉(zhuǎn)化綜合器要求對(duì)綜合器的性能要求較高對(duì)綜合器的性能要求較低對(duì)綜合器的性能要求較低支持的EDA工具支持的EDA工具很多支持的EDA工具很多支持的僅有DATAIO國(guó)際化程度已成為IEEE標(biāo)準(zhǔn)已成為IEEE標(biāo)準(zhǔn)正朝國(guó)際標(biāo)準(zhǔn)努力表1常用硬件描述語(yǔ)言比較二、VHDL的優(yōu)點(diǎn)VHDL（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage）產(chǎn)生于1982年。1987年底，?VHDL被IEEE?(?TheInstituteofElectricalandElectronicsEngineers)和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。圖2美國(guó)國(guó)防部標(biāo)志圖1IEEE標(biāo)志1993年，IEEE對(duì)VHDL進(jìn)行了修訂，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076–1993版本?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。在新的世紀(jì)中，VHDL與Verilog語(yǔ)言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)：1．VHDL具有更強(qiáng)的行為描述能力，提供了從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。2．VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。3．VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。4．用VHDL完成一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并可根據(jù)不同的實(shí)現(xiàn)芯片，自動(dòng)把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。5．VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。6．VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。三、VHDL程序設(shè)計(jì)學(xué)習(xí)指南1.VHDL是一種強(qiáng)類型語(yǔ)言，要求設(shè)計(jì)實(shí)體中的各種參量都必須具有確定的數(shù)據(jù)類型，并且只有數(shù)據(jù)類型相同的量才能互相傳遞和作用。VHDL作為強(qiáng)類型語(yǔ)言的好處是能使VHDL編譯或綜合工具確定而無(wú)歧義的結(jié)果去綜合，保證設(shè)計(jì)硬件的唯一性。硬件的設(shè)計(jì)，為什么要保證唯一性呢？硬件的特性就是固定不變的，因此作為硬件設(shè)計(jì)語(yǔ)言，它對(duì)硬件的設(shè)計(jì)描述應(yīng)該也是唯一的。如果我們的硬件設(shè)計(jì)描述經(jīng)過(guò)邏輯綜合適配后變成的硬件不是唯一，那我們?cè)O(shè)計(jì)的硬件就可能不可控。2.VHDL作為一種硬件描述語(yǔ)言，語(yǔ)句從物理特性上可分為兩種：一種語(yǔ)句只能用于硬件設(shè)計(jì)仿真，因此這些語(yǔ)句不能進(jìn)行邏輯綜合，也就是不能變成有關(guān)硬件；另一種語(yǔ)句是真正用于實(shí)現(xiàn)硬件的語(yǔ)句，它進(jìn)行邏輯綜合后會(huì)變成對(duì)應(yīng)的硬件電路。3.根據(jù)語(yǔ)句執(zhí)行順序，VHDL可分為順序語(yǔ)句和并行語(yǔ)句兩種：從本質(zhì)上來(lái)講，所有語(yǔ)句都是并行運(yùn)行的，這是因?yàn)橛布倪\(yùn)行特征就是并行運(yùn)行，而在實(shí)際應(yīng)用中有時(shí)又要求順序進(jìn)行，因此如果我們對(duì)硬件運(yùn)行附加控制條件，那么硬件的運(yùn)行就可以是順序的。為什么硬件的運(yùn)行特征是并行運(yùn)行的呢？圖3計(jì)算機(jī)主板要使計(jì)算機(jī)正常工作，里面的各種元器件都應(yīng)該同時(shí)工作，或者講需要并行工作。即使里面一個(gè)元件損壞了或是一根連線松動(dòng)了，那么整個(gè)計(jì)算機(jī)就不能正常工作了。既然所有硬件本質(zhì)上是并行運(yùn)行的，那為什么又需要順序語(yǔ)句呢？這是因?yàn)槲覀儗?duì)現(xiàn)實(shí)事物的處理有時(shí)需要有先有后。并行的硬件怎樣實(shí)現(xiàn)順序行為呢？組合邏輯電路和時(shí)序邏輯電路的區(qū)別：組合邏輯電路：只要電路的各種輸入準(zhǔn)備好了，那么電路就會(huì)進(jìn)行有關(guān)的運(yùn)算處理，經(jīng)過(guò)一定時(shí)間后得到一個(gè)穩(wěn)定的結(jié)果，這是一種并行行為。時(shí)序邏輯電路：將組合邏輯電路附加控制條件，并行的組合邏輯電路就變成了有先后順序的時(shí)序邏輯電路。組合邏輯電路??輸出輸入時(shí)序邏輯電路??輸出輸入…控制條件4.VHDL程序，經(jīng)過(guò)邏輯綜合后，它會(huì)變成相應(yīng)的硬件電路或硬件模塊學(xué)習(xí)VHDL程序，每一個(gè)程序或一段程序，我們都要想像成一個(gè)硬件電路或一個(gè)硬件電路模塊。

圖4CNT9999電路原理圖5.學(xué)習(xí)VHDL程序設(shè)計(jì)，可借助邏輯綜合后的RTL圖，來(lái)進(jìn)行程序總體結(jié)構(gòu)的理解和程序功能的理解。圖5RTL硬件電路圖圖5(a)CNT9999的RTL硬件電路圖圖5(b)CNT10的RTL硬件電路圖四、VHDL程序設(shè)計(jì)約定(1)語(yǔ)句結(jié)構(gòu)描述中方括號(hào)“[?]”內(nèi)的內(nèi)容為可選內(nèi)容。(2)對(duì)于VHDL的編譯器和綜合器來(lái)說(shuō)，程序文字的大小寫是不加區(qū)分的。(3)程序中的注釋使用雙橫線“--”，VHDL程序中雙橫線“-